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硬件设计指南

本文档主要介绍V861系列芯片在IPC/CDR等应用方案设计中的原理图和PCB设计要点以及细则，旨在指导客户设计，提高产品设计的可靠性以及降低产品的设计成本，保证设计质量，帮助客户缩短产品量产周期。同时请使用全志科技发布的核心模块的模板，保证产品的性能和可靠性。

V861系列芯片包含V838、V861以及V881型号，具体芯片型号下文会详细概述。

V861系列芯片电源引脚说明​

V861系列芯片根据ISP编码能力、DRAM大小、接口以及封装等区别分为V838/V861/V881型号。

V881-TFBGA317 封装电源域的电源脚描述如表所示：

电源管脚电源域工作电压说明
VCC-DRAMDDR2 IO1.8V/1.5VDDR IO电源，根据对应的DDR类型选择适配的电压。
DDR3/3L IO1.5V/1.35V
VDD18-DRAMDRAM Controller1.8VDRAM控制器电源
VDD-SYSCPU/VE/ISP/NPU0.92V~1V系统电源
VCC-PLLPLL1.8V系统PLL电源
VCC-RTCPMC/DCXO/PL/RTC1.8VPMC模块，DCXO模块，PL口以及RTC模块电源，仅支持1.8V供电。
AVCCAUDIO CODEC/GPADC1.8VAUDIO CODEC模块以及GPADC模块电源
VCC18-MCSIMIPI DPHY CSI1.8VMIPI CSI电源
VCC-PAPA口1.8V/3.3VGPIO-PA端口电源，支持1.8V/3.3V电压
VCC-PCPC口1.8V/3.3VGPIO-PC端口电源，支持1.8V/3.3V电压
VCC-PDPD口1.8V/3.3VGPIO-PD端口电源，支持1.8V/3.3V电压
VCC-PEPE口1.8V/3.3VGPIO-PE端口电源，支持1.8V/3.3V电压
VCC18-PFPF口1.8V1、GPIO-PF端口电源，支持1.8V/3.3V电压2、USB IO电源，仅支持3.3V
VCC33-PF-USBPF口/USB3.3V
VCC-PGPG口1.8V/3.3VGPIO-PG端口电源，支持1.8V/3.3V电压
VCC-IOPH口3.3VGPIO-PH端口电源，仅支持3.3V电压
VCC-EFUSEEFUSE1.8VEFUSE电源

V838/V861-QFN88封装电源域的电源脚描述如表所示：

电源管脚电源域工作电压说明
VCC-DRAMDDR2 IO1.8V/1.5VDDR IO电源，根据对应的DDR类型选择适配的电压。
DDR3/3L IO1.5V/1.35V
VDD18-DRAM&VCC18-PFDRAM Controller/PF口1.8V1、DRAM控制器电源。2、GPIO-PF端口1.8V IO电源。
VDD-SYSCPU/VE/ISP/NPU0.92V~1V系统电源
AVCC-PLLAUDIO CODEC/GPADC/PLL1.8VAUDIO模块，GPADC模块，系统PLL模块电源，仅支持1.8V供电。
VCC-RTCPMC/DCXO/PL/RTC1.8VPMC模块，DCXO模块，PL口以及RTC模块电源，仅支持1.8V供电。
VCC18-PA-MCSI-EFUSEPA口/MIPI DPHY CSI/EFUSE1.8VGPIO-PA端口、MIPI CSI、EFUSE电源，仅支持1.8V供电。
VCC-IO-USBUSB/PC/PD/PE3.3VGPIO-PC、GPIO-PD、GPIO-PE端口以及USB IO电源，仅支持3.3V供电。
VCC-IO-USB-EPHY1USB/PC/PD/PE/EPHY3.3V1、GPIO-PC、GPIO-PD、GPIO-PE端口以及USB IO电源，仅支持3.3V供电。
2、EPHY 3.3V电源
VCC33-EPHY2EPHY3.3VEPHY 3.3V电源
VCC-IOPH/PF3.3V1、GPIO-PH端口电源，仅支持3.3V供电。2、GPIO-PF端口3.3V IO电源。
  • VCC-IO-USB为V838M2-XXX/V861M2-XXX/V861M3-XXX电源，VCC-IO-USB-EPHY1、VCC33-EPHY2为V838M2-EXX电源，设计时需要注意区分。

V838/V881-QFN128封装电源域的电源脚描述如表所示：

电源管脚电源域工作电压说明
VCC-DRAMDDR2 IO1.8V/1.5VDDR IO电源，根据对应的DDR类型选择适配的电压。
DDR3/3L IO1.5V/1.35V
VDD18-DRAM&VCC18-PFDRAM Controller/PF口1.8V1、DRAM控制器电源。2、GPIO-PF端口1.8V IO电源。
VDD-SYSCPU/VE/ISP/NPU0.92V~1V系统电源
AVCC-PLLAUDIO CODEC/GPADC/PLL1.8VAUDIO模块，GPADC模块，系统PLL模块电源，仅支持1.8V供电。
VCC-RTCPMC/DCXO/PL/RTC1.8VPMC模块，DCXO模块，PL口以及RTC模块电源，仅支持1.8V供电。
VCC18-PA-MCSI-EFUSEPA口/MIPI DPHY CSI/EFUSE1.8VGPIO-PA端口、MIPI CSI、EFUSE电源，仅支持1.8V供电。
VCC18-PA-EFUSEPA口/EFUSE1.8VGPIO-PA端口、EFUSE电源，仅支持1.8V供电。
VCC-IO-USBUSB/PC/PD3.3VGPIO-PC、GPIO-PD端口以及USB IO电源，仅支持3.3V供电。
VCC-PEPE口1.8V/3.3VGPIO-PE端口电源，支持1.8V/3.3V电压
VCC-PGPG口1.8V/3.3VGPIO-PG端口电源，支持1.8V/3.3V电压
VCC-IOPH/PF3.3V1、GPIO-PH端口电源，仅支持3.3V供电。
2、GPIO-PF端口3.3V IO电源。
  • VCC18-PA-MCSI-EFUSE为V881M3-XXX电源，VCC18-PA-EFUSE为V838L2-XXX电源，设计时需要注意区分。

应用方案概述​

信息

V881型号中V881MX-XXX芯片接口功能与性能覆盖V881M3-XXX、V838以及V861型号，后续的原理图以及PCB参考设计等均以接口规格更完整的V881MX-XXX作为描述对象，请注意参考。

常电4G/WIFI-IPC应用方案​

常电4G/WIFI-IPC应用方案系统框图如图所示：

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  • 常电单目/双目/三目/四目 4G/WIFI-IPC产品建议选择使用V838M2-EXX/XXX、V861M2/M3-XXX型号。
  • V838M2-EXXX芯片内部集成EPHY，无需通过RMII外接EPHY，而其余V861系列均需要通过RMII外接EPHY才能实现以太网功能。
  • 除V838M2-EXXX芯片无法外接SPI DBI屏幕外，其余V861系列均可外接SPI DBI屏幕。
  • AXP333内部集成双路步进马达驱动以及一组两路IR-CUT驱动，可以节省掉外挂电机驱动以及IR-CUT驱动芯片，而分立电源方案需要额外增加步进马达驱动芯片以及IR-CUT驱动芯片。
  • 需要3路DCDC（0.92V/1V、1.35V/1.5V/1.8V、3.3V）以及2路LDO（RTC-LDO、VCC-1V8）为SoC供电。
  • CMOS SENSOR需要提供1路LDO（AVDD）+1路DCDC/LDO（DVDD）为其AVDD与DVDD供电，IOVDD可以与SoC的1.8V IO电源合并。
  • 若是4G-IPC应用，则需要增加1路DCDC（3.8V）为4G模块供电；若是WIFI-IPC应用，建议增加PMOS开关对WIFI电源（3.3V）做控制。

电池IPC应用方案​

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  • 电池IPC产品建议选择使用V838M2-XXX、V861M2/M3-XXX型号。
  • 单节锂电池采用外挂charger芯片+AXP2602电量计方式实现电池充电和电量精准显示；若电池电量无需精准显示，可不使用电量计，通过GPADC检测电池电压即可。
  • 若有太阳能板充电需求，需外挂太阳能充电IC（推荐AXP517）。
  • DCDC/LDO的选用建议使用低静态漏电流的。

CDR（行车记录仪）应用方案​

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CDR系列产品可选择使用V881MX-XXX/V881M3-XXX型号。

  • 四目场景3xMIPI +1xAHD Camera情况下，无法用传统的3x1lane MIPI+DVP方式，需要增加MIPI SWITCH实现，详细设计说明请参考《MIPI DPHY CSI RX与数字并口设计注意事项》小节。
  • 若需要同时兼容4G Moudle + WIFI应用时，WIFI通过SDIO与芯片通信，而4G模块通过USB2.0与芯片通信。
  • 支持外接RGB888或者SPI DBI屏幕。
  • 支持VBUS、PWRON（PMC模块）以及ACC、Gsensor-INT（PL口）作为唤醒源。
  • 需要提供1路12V->5V DCDC作为输入源 + 三路DCDC（3.3V、0.92/1V、1.35V）以及两路LDO（VCC-RTC、VCC-1V8）为SoC供电。
  • CMOS SENSOR需要提供1路LDO（AVDD）+1路DCDC/LDO（DVDD）为其AVDD与DVDD供电。若没有AOV场景需求，IOVDD可以与SoC的1.8V IO电源合并；若有AOV场景需求，则CMOS SENSOR的IOVDD需要单独使用1路LDO（IOVDD-1V8）供1.8V。
  • 若AHD RX芯片DVDD/AVDD电源与CMOS SENSOR DVDD电源需求一致，二者可共用一路DCDC供电，否则需要增加一路DCDC为AHD RX芯片供电。
  • SoC电源输入采用PowerControl IO 控制 mos 管开关方式，关机下可断开DCDC输入源，避免DCDC漏电影响功耗。
  • PowerControl IO：
    • PL0（PWR-EN0）：通过控制SoC电源输入PMOS开关去提供/断开DCDC/LDO输入源，实现开关机控制，关机下保持VCC-RTC供电以及外设G-SENSOR供电其他均可断电。
    • PL1（PWR-EN1）：通过控制VDD-SYS与3.3V PMOS开关去提供/断开对应外设电源，实现AOV场景。
    • PL2（PWR-EN2）预留作为电源控制使用，可复用为中断唤醒IO或者普通IO使用。
  • 正常关机状态下，VCC-RTC功耗低于15uA，若对关机功耗敏感的情况下，建议外挂RTC时钟芯片使用纽扣电池供电。

原理图设计​

信息

V881型号中V881MX-XXX芯片接口功能与性能覆盖V881M3-XXX、V838以及V861型号，后续的原理图以及PCB参考设计等均以接口规格更完整的V881MX-XXX作为描述对象，请注意参考。

最小系统设计​

DCXO时钟电路​

V881芯片内部的振荡器电路与外置的24Mhz晶体一起构成系统时钟，如图所示：

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  • DCXO模块的使用方案建议按照标案原理图进行设计。
  • 串接0R电阻建议预留，便于后期调试，用于限流，防止晶体过驱。
  • 晶体负载电容请根据实际使用的晶体的CL电容值选择，并控制常温下的频率容限在20ppm以内；18pF为我司选用晶体所对应容值，并不为通用值，负载电容材质建议采用COG或NPO；建议采用贴片4Pin晶体，其中2个GND管脚与PCB板的地充分连接，加强时钟抗ESD干扰能力。
  • 建议选用CL范围为8-18pF的24Mhz晶体。

RTC时钟电路​

V881芯片内置RTC时钟，内部反馈电路与32.768KHz晶体一起构成RTC时钟，如图所示。X32KIN和X32KOUT网络之间的10M电阻不可随意修改。

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  • RTC时钟模块的使用方案建议按照标案原理图进行设计。
  • X32KIN和X32KOUT网络之间的10M电阻不可随意修改。
  • 晶体负载电容请根据实际使用的晶体的CL电容值选择，并控制常温下的频率容限在20ppm以内；22pF为我司选用晶体所对应容值，并不为通用值，负载电容材质建议采用COG或NPO。
  • 芯片内置RTC的计时精度主要取决于外部晶体请综合考虑晶体频率误差，温度漂移等因素，选择合适的晶体；对计时精度要求比较严格的产品，建议选择外置高精度集成RTC。
  • 建议选择CL范围在10pF~15pF的32.768KHz晶体。
  • RTC时钟模块引脚复用在PL口的PL3与PL4上，如果不使用RTC时钟的情况下，PL3与PL4可复用为普通GPIO使用。

复位电路​

V881芯片支持内部POR(Power on Reset)以及通过外部RESET引脚进行硬件复位。RESET PIN为低电平有效，为保障芯片稳定和正常工作，RESET PIN需要增加1nF电容靠近芯片摆放，增强抗干扰能力，防止误触发导致系统异常复位。

RESET PIN为open-drain结构，需要外接上拉电阻，上拉电源必须与RESET管脚所在的电源域(VCC-RTC)保持一致。

V881芯片RESET电路设计注意事项：

  • 若使用分立电源方案，RESET PIN通过按键控制复位接法如所图示：按键端需要增加ESD器件，同时RESET信号上串接1K电阻，增强抗干扰能力。
  • RESET信号路径建议按以下设计：按键 -> ESD器件 -> 100nF电容 ->1K串阻 ->1nF电容 -> SoC。

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  • 若搭配AXP333电源方案，RESET PIN通过按键控制复位接法如图所示：通过接到AXP333的PWROK引脚，通过按键操作AXP333与SoC一起复位。按键端需要增加ESD器件，AXP333端PWROK PIN靠近放置1nF电容以及串接1K电阻，增强抗干扰能力。
  • RESET信号路径建议按以下参考设计：
    • AXP333路径：按键 -> ESD器件 -> 1K串阻 -> 1nF电容（AXP333端）-> AXP333。
    • SoC端路径：先经过AXP333端1nF电容在经过SoC端1nF电容在进入SoC RESET PIN。

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注意
  • V861系列芯片QFN88封装没有单独RESET PIN，设计时需要注意区分。
  • 若不使用SoC PMC模块功能以及不搭配AXP333 PMIC使用的情况下，RESET PIN需要软件去设定启用，默认为不使用。
  • 首次上电RESET PIN不生效，在RTC电源域上电后，芯片内部会将RESET PIN钳位置低，待芯片所有电源上电稳定后，芯片内部才会将RESET释放。

PMC模块​

V881支持PMC(电源管理控制)功能，该模块可以支持搭配PWR-EN电源使能引脚实现对其他功能模块的供电和断电，也可支持IO中断唤醒，从而实现芯片的待机和唤醒功能，PMC模块引脚所属电源域为VCC-RTC，使用时需要注意保证输入电平、上拉电平与VCC-RTC(1.8V)一致。V881 PMC模块引脚如图所示：

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V881 PMC模块功能由PMC-BYP信号决定，配置说明如下：

  • 当PMC-BYP配置为低电平时，PMC模块功能PIN无效，但也不能作为普通GPIO使用。
  • 当PMC-BYP配置为高电平时，PMC模块引脚应用说明如表所示：
引脚应用说明
PWR-ON开关机按键/唤醒源/中断源。
PWR-STARUPVBUS插入检测/唤醒源/中断源。

在启用PMC功能的情况下，可以搭配PWR-EN电源使能以及IO中断唤醒功能去实现待机和唤醒。PWR-EN引脚以及IO中断引脚复用功能说明如表所示：

引脚复用功能应用说明
PL0PWR-EN0电源使能，启动PMC功能情况下，初次上电会默认拉高。
PL1PWR-EN1电源使能，启动PMC功能情况下，初次上电会默认拉高。
PL2PWR-EN2电源使能，启动PMC功能情况下，初次上电会默认拉高。
PL5NMIIO中断，休眠情况下可以支持快速唤醒。

V881 PMC模块设计：

  • PMC-BYP引脚设计：若使用PMC模块的情况下通过100K上拉至VCC-RTC使能PMC功能，若不使用的情况下，直接通过0R电阻接GND即可。

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  • PWR-STARTUP引脚设计，PWR-STARTUP引脚的主要作用如下：
    • VBUS插入检测：关机/待机状态下检测VBUS接入从低到高，并保持高电平超过256ms(默认)触发开机/唤醒。首次开机高电平检测时间为256ms，开机后可以通过软件配置高电平持续检测时间为16ms/32ms/64ms/128ms/256ms/512ms。
    • VBUS插入/拔出中断检测：在正常开机后，VBUS插入检测上升沿后持续高电平时间超过256ms(默认)即产生插入中断，检测到VBUS拔出产生下降沿会马上产生拔出中断。
    • 我司开发板设计VBUS为USB输入的5V，通过把USB-5V用电阻分压成1.7V作为PWR-STARTUP的输入电压检测。不同的应用场景VBUS可能不同，需要根据实际VBUS电压调整分压电阻，保证分压结果与RTC电源域VIH(＞1.3V)指标匹配即可。

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  • PWRON引脚设计，PWRON引脚的主要作用如下：
    • 开机按键：关机状态下PWRON按键拉低超过256ms(默认)触发开机，首次开机按键拉低时长为256ms，正常开机后可配置开机时长16ms/32ms/64ms/128ms/256ms/512ms。
    • 关机按键：PWRON按键长按超过关机时间门限会强制关机，默认长按关机门限为8s，可以配置配置为6s/8s/16s。
    • 按键中断源：正常开机后，PWRON按键可用于做中断触发，分为短按、长按、上升沿与下降沿中断。按键有16ms的debounce，如果按下超过16ms会出发按下中断；此后如果按键保持按下并且在长按的门限时间内撤销，则会发起短按中断；如果保持按下超过长按的门限，会发起长按中断。长按短按门限的时间默认为1.5s，可以配置为1s/1.5s/2s/2.5s；按键按下(超过16ms)撤销可以产生上升沿中断。
    • PWRON信号为open-drain结构，设计时需要通过增加上拉电阻上拉到VCC-RTC电源域。
    • PWRON通过按键作为开关机/中断源的情况下，参考设计如图所示：

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在CDR（行车记录仪）应用场景中，会存在ACC打火开机与按键开机同时兼容的需求，在ACC打火开机电路中通过RC延时去控制PWRON拉低256ms开机，利用二极管做隔离，可以实现按键开机与ACC打火开机共存。

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  • PWR-EN引脚电源控制说明
    • 使用PMC模块的情况下可以通过PWR-EN功能对外部LDO/DCDC的开关控制达到开关电的目的，PL0(PWR-EN0)、PL1(PWR-EN1)以及PL2(PWR-EN2)默认情况下为下拉有效，IO为disable状态，以保证最低功耗，上电时会对这些IO配置为输出有效，同时关闭下拉(减少漏电)。首次上电的情况下，默认启动顺序为PWR-EN0->PWR-EN1->PWR-EN2，正常开机后，3个电源控制引脚的上电/掉电顺序可以配置，上下电的间隔也可以独立配置，上/下电间隔可以配置为1ms/2ms/8ms/16ms，默认为1ms。
注意
  • V861系列芯片QFN88封装没有PMC模块，设计时需要注意区分。
  • PWRON为open-drain结构，设计时需要增加上拉电阻上拉到VCC-RTC电源域。
  • 首次上电PWRON与PWR-STARTUP电平持续检测时间不可配置，默认为256ms。
  • PWRON为低电平有效，PWR-STARTUP为高电平有效。
  • 若要进入休眠的情况下，则不能一直将PWR-STARTUP置为高，否则将会出现无法休眠的情况。
  • 若使用PMC模块的情况下，首次上电必须要保证有开机源，PWR-STARTUP检测VBUS开机/PWRON开机，若二者都不使用的情况下，将会出现无法开机的情况。

系统初始化配置信号说明​

V881系统初始化配置信号说明如表所示：

信号名信号说明应用说明
PC2(BOOT-SEL0)
PC3(BOOT-SEL1)		启动介质配置BOOT-SEL[1:0]：
00： SPI0-NOR > SPI0-NAND > SDC0-SDCARD
01： SPI0-NAND > SPI0-NOR > SDC0-SDCARD
10： SDC0-SDCARD > SPI0-NOR > SPI0-NAND
11(default)： SDC0-eMMC > SPI0-NOR > SPI0-NAND
JTAG-SELJTAG端口配置JTAG-SEL信号内部50K电阻上拉到VCC-IO，可用于选择JTAG功能从哪个端口出。1：软件可选择JTAG功能从PF口(Default)或PH口出。0：JTAG功能只能从PH口出。
FEL烧写程序升级PINFEL信号内部50K电阻上拉到AVCC，当FEL信号被拉到低电平，且系统上电时，系统会直接跳到USB0进行系统启动，此功能用于软件升级或系统恢复。
PC1烧写程序升级PIN在没有FEL信号的情况下，PC1也可以充当为程序升级PIN。当PC1信号被拉到低电平，且系统上电时，系统会直接跳到USB0进行系统启动，此功能用于软件升级或系统恢复。
TESTIC测试模式PINNC
TEST-ALTIC测试模式PINNC
PLL-TESTIC测试模式PINNC

V881系统初始化配置信号设计：

  • BOOT-SEL[1:0]设计：BOOT-SEL信号内部默认15K上拉，外部预留4.7K下拉。

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  • PC1与FEL信号设计：FEL信号与PC1烧录信号在板级空间允许的情况下，建议通过按键形式引出，若实在空间有限情况下，建议使用0.7mm以上测试点，方便短接。需要注意，PC1信号按键不需要放100nF电容防消抖，若增加了100nF电容的情况下可能会导致烧录异常以及系统启动异常。

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  • JTAG-SEL信号设计：JTAG-SEL信号内部50K电阻上拉到VCC-IO电源域，外部预留0R电阻接地即可。

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  • TEST、TEST-ALT、PLL-TEST信号直接悬空即可。

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注意
  • V861系列芯片QFN88/QFN128封装没有TEST，TEST-ALT，PLL-TEST，JTAG-SEL以及FEL信号，设计时需要注意区分。
  • BOOT-SEL[1:0]内部默认上拉15K，若需要快起的情况下，用户需要根据启动介质类型正确配置启动方式，通过外接4.7K电阻到地可将其配置为低电平。
  • 在实际应用中，TEST，TEST-ALT，PLL-TEST引脚NC处理，禁止引出一段浮空走线。
  • JTAG-SEL信号内部为50K电阻弱上拉到VCC-IO，可用于选择JTAG功能从PF/PH端口出。

JTAG接口​

V881芯片的 JTAG 接口符合IEEE1149.1标准，可以通过PF端口或者PH端口连接JTAG调试器对芯片内部的C907以及E907进行调试。

如上文所述，连接JTAG调试器前要正确配置JTAG-SEL，JTAG信号说明如表所示。

PF端口PH端口功能
PF0PH9C907-JTAG-MS/E907-JTAG-MS
PF1PH12C907-JTAG-DI/E907-JTAG-DI
PF3PH11C907-JTAG-DO/E907-JTAG-DO
PF5PH10C907-JTAG-CK/E907-JTAG-CK

PF口的JTAG功能与SDC0功能复用，通过配置JTAG-SEL管脚来切换JTAG功能。此功能主要方便客户机器在装成整机后，可以通过SD卡接口，在不拆机的情况下方便地进行系统调试。参考设计JTAG接口默认从PH口出，JTAG接口设计如图所示：

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JTAG接口信号匹配设计推荐如表所示：

信号连接方式说明
PH9-JTAG-TMS外接10K上拉，与SoC直连C907/E907JTAG模式选择。
PH10-JTAG-TCK外接10K上拉，与SoC直连C907/E907JTAG时钟输入。
PH11-JTAG-TDO外接10K上拉，与SoC直连C907/E907JTAG数据输出。
PH11-JTAG-TDI外接10K上拉，与SoC直连C907/E907JTAG数据输入。

DDR电路​

DDR控制器介绍​

V881 DDR控制器支持JEDEC SDRAM标准接口，控制器有如下特点：

  • 支持单通道16bits总线数据宽度DDR2/DDR3/DDR3L接口。
  • 每通道有16条地址线以及3条bank地址线，最大寻址地址为2GB。
  • DDR3和DDR3L的时钟频率可达1056MHz(2112Mbps)
  • DDR2时钟频率可达660MHz(1320Mbps)

V838/V861/V881-QFN88/QFN128封装为内部SIP DDR2/DDR3/3L，不支持外挂DDR，设计时需要注意区分。

DDR电路设计​
注意
  • DRAM部分参考设计默认的是外挂DDR3/DDR3L。
  • DRAM部分设计请严格参照标案原理图设计，并采用配套的DDR PCB模板，不建议自行修改。如需要修改DDR模板的情况下，请联系全志科技FAE确认。
  • V881 DRAM模块设计时需要注意：
    • V881 DRAM模块原理图设计时，请勿修改或者重新编排元件的位号，否则与配套的PCB模板无法对应匹配。

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  • DDR3/3L颗粒的ZQ引脚：
    • 若是单Die封装：ZQ0接240R-1%的电阻到地，ZQ1预留240R-1%的电阻到地。
    • 若是双Die封装：ZQ0与ZQ1都要外接240R-1%的电阻到地。

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  • DDR3/3L颗粒的VREFCA与VREFDQ引脚：
    • VREFCA与VREFDQ默认使用SoC端的SVREF基准电压。
    • VREFCA与VREFDQ需通过电阻分压预留外部基准电压。

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  • DDR3/3L颗粒的SCKP与SCKN差分时钟需要做100R端接匹配。

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  • DDR3/3L颗粒所有的耦合电容(包含NC在内的)不能删减，布局时要靠近颗粒端摆放。

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DDR电源设计​

V881 DDR PHY电源供电要求如图所示：

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DDR2/DDR3/DDR3L颗粒电源汇总如表所示：

DDR颗粒电源DDR3/3LDDR2
CorePOWERVDD1.35V/1.5V1.8V
I/OBufferPowerVDDQ1.35V/1.5V1.8V
信息

Note：以上表格中电压值均为TYP值。

DDR电源设计时需要注意：

  • 搭配PMIC AXP333电源方案时：

AXP333的DCDC2最大输出电流能力为2A，默认输出电压为1.5V，如果想要将DDR电压配置为1.35V/1.8V可以通过PMIC-SCL与PMIC-SDA与SoC通信进行电压调整。

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  • 搭配分立电源方案时：

需要注意调整DCDC的反馈分压电阻，参考设计设置的输出默认为1.5V，如果要调整为其他输出电压，请根据表格中的阻值分配做调整。

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DDR型号支持列表​

V881 DDR颗粒支持列表请参考全志科技一号通物料库：https://open.allwinnertech.com/#/materials/index?menuID=257

SPIF接口​

SPIF Flash控制器（支持BOOT）介绍​

V881芯片支持1个SPIF控制器，其特点如下：

  • 支持串行NOR/NAND Flash。
  • 支持SDR模式以及DTR模式。
  • 支持1线，2线、4线以及8线模式。
注意
  • V881芯片SPIF接口用于接Boot的SPI Flash，不建议用于接其它功能的SPI FLASH！如需要接其他功能SPI FLASH的情况下，请联系全志科技的FAE确认
  • V881芯片支持SPIF接口8线模式，但无实际客户量产验证，若需要使用，请联系全志科技FAE评估风险。
  • V838/V861/V881-QFN88/QFN128封装可以支持SPIF 1线，2线、4线模式，但不支持8线模式，设计时需要注意区分。

SPIF Flash电路设计​

V881 SPIF接口分布在PC口，SPIF接口信号与PC口对应管脚分布如表所示。

PC端口Quad SPIFDual SPIFStandard SPIF
PC0SPIF-CLKSPIF-CLKSPIF-CLK
PC1SPIF-CS0SPIF-CS0SPIF-CS0
PC2SPIF-IO0SPIF-IO0SPIF-MOSI
PC3SPIF-IO1SPIF-IO1SPIF-MISO
PC4SPIF-IO2SPIF-WPSPIF-WP
PC5SPIF-IO3SPIF-HOLDSPIF-HOLD

V881 SPIF接口设计时需要注意：

  • 电源设计要点：SPIF接口电源为VCC-PC，为提高SPIF接口性能，SPIF接口电源耦合电容不得删除，布局时请靠近管脚摆放。

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  • V881 SPIF接口信号匹配设计推荐如表所示：
信号内部上下拉连接方式应用说明(芯片端)
SPIF-CLKNA在SoC端串接33R电阻以及预留并接电容SPI发送时钟
SPIF-MOSI(IO0)NA直连数据发送/接收信号
SPIF-MISO(IO1)NA直连数据发送/接收信号
SPIF-CS0内置15K上拉直连，外部预留上拉电阻到VCC-PCSPI片选信号
SPIF-WP#(IO2)内置15K上拉直连，外部预留上拉电阻到VCC-PC数据发送/接收信号
SPIF-HOLD(IO3)内置15K上拉直连，外部预留上拉电阻到VCC-PC数据发送/接收信号

SPIF Flash电路设计时，需要注意：

  • 在SPIF Flash电路设计时，SPIF Flash信号接法请按参考原理图，包含各路电源耦合电容。
  • 使用SPIF Flash时，引导代码放置在SPIF Flash里，务必注意V881对应电源域(PC)的IO电压需要与SPIF Flash的IO电压匹配。
  • SPIF Flash电路设计如图所示：

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SPIF FLASH上电时序​

V881 SPIF接口只有一组供电(PC口的VCC-PC)，并无时序要求。

SPIF Flash只有一路电源VCC，其电源必须和SPIF接口对应的电源域(VCC-PC)电源匹配。

SPIF FLASH型号支持列表​

V881 SPIF FLASH颗粒支持列表请参考全志科技一号通物料库：https://open.allwinnertech.com/#/materials/index?menuID=257。

eMMC接口​

eMMC（支持BOOT）控制器介绍​

V881 eMMC控制器有如下特点：

  • 兼容5.1、5.0、4.51、4.41规范；
  • 支持1bit、4bit、8bit三种数据总线宽度；
  • 支持HS400模式，向下兼容HS200、DDR50等模式；
注意

V838/V861/V881-QFN88/QFN128封装只支持1bit/4bit数据总线宽度eMMC，不支持8bit数据总线宽度，设计时需要注意区分。

eMMC电路设计​

V881 eMMC接口分布在PC口，eMMC接口信号与PC口对应管脚分布如表所示：

PC端口8biteMMC接口4biteMMC接口
PC0eMMC-CLKeMMC-CLK
PC1eMMC-CMDeMMC-CMD
PC2eMMC-D2eMMC-D2
PC3eMMC-D1eMMC-D1
PC4eMMC-D0eMMC-D0
PC5eMMC-D3eMMC-D3
PC6eMMC-D4/
PC7eMMC-D5/
PC8eMMC-D6/
PC9eMMC-D7/
PC10eMMC-DS/

V881 eMMC接口设计时需要注意：

  • 电源设计要点：eMMC接口电源为VCC-PC，为提高eMMC接口性能，eMMC接口电源耦合电容不得删除，布局时请靠近管脚摆放。

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  • V881 eMMC接口信号匹配设计推荐如表所示：
信号连接方式应用说明(芯片端)
eMMC-CLK建议SoC端串接33R电阻eMMC时钟信号
eMMC-CMD直连，外部预留10K上拉电阻eMMC命令发送/接收信号
eMMC-DS建议eMMC端串接33R电阻eMMC数据和命令接收参考时钟。
eMMC-D[7:0]直连eMMC数据发送/接收信号

eMMC电路设计时，需要注意：

  • V881 eMMC接口和SPIF接口复用，二者不可同时使用。在eMMC接口设计时，eMMC信号接法请按参考原理图，包含各路电源去耦电容。
  • 使用eMMC时，引导代码放置在eMMC里，需要跑HS200/HS400高速模式请下，需要注意切换IO电压为1.8V，V881对应电源域(PC)的IO驱动电压(默认为3.3V)也要对应切换至1.8V。
  • 如果使用支持eMMC5.0及5.1以上的颗粒，则eMMC的PIN T5和H6需要通过0R电阻到地。V881内部集成了DS下拉电阻，eMMC-DS信号线下拉电阻可NC处理。而其他eMMC5.0以下的颗粒，eMMC的PIN T5和H6 R5的下拉电阻需要NC，具体处理方式可参考eMMC datasheet。
  • eMMC的RST复位信号电平需要与eMMC IO电平匹配。
  • eMMC接口电路设计原理图参考如图所示：

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eMMC上电时序​

V881 eMMC接口只有一组供电(PC口的VCC-PC)，并无时序要求。

eMMC颗粒有两组电源，上电时序请参考JEDEC标准：

  • VCC与VCCQ上电时序没有先后要求。
  • VCC与VCCQ需要在V881的CMD命令发出前上电，并保持稳定。
  • eMMC颗粒进入睡眠模式后，V881可以关断VCC电源以降低功耗。
  • 颗粒从睡眠模式被唤醒前，VCC电源需先上电并保持稳定。

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eMMC支持列表​

V881 eMMC颗粒支持列表请参考全志科技一号通物料库：https://open.allwinnertech.com/#/materials/index?menuID=257

电源设计​

注意

V881型号中V881MX-XXX芯片接口功能与性能覆盖V881M3-XXX、V838以及V861型号，后续的原理图以及PCB参考设计等均以接口规格更完整的V881MX-XXX作为描述对象，请注意参考。

电源设计需求​

电源管脚应用说明推荐工作电压纹波要求噪声要求
VCC-DRAM (DDR2)DDR2 IO电源1.5V±5%
1.8V±5%		≤100mV≤100mV
VCC-DRAM (DDR3)DDR3/3L IO电源1.35V±5%
1.5V±5%		≤100mV≤100mV
VDD18-DRAMDRAM电源1.8V±5%≤5%≤10%
VDD-SYS系统电源0.92V~1V≤80mV≤80mV
VCC-PLL系统PLL电源1.8V±3%≤5%≤5%
VCC-RTCPMC模块，DCXO模块，RTC模块与PL口电源1.8V±5%≤5%≤10%
AVCCAUDIO CODEC/GPADC电源1.8V±1%≤1.5%≤2.5%
VCC18-MCSICSI电源1.8V±5%≤5%≤10%
VCC-PAPA口电源1.8V±5%
3.3V±5%		≤5%≤10%
VCC-PCPC口电源1.8V±5%
3.3V±5%		≤5%≤10%
VCC-PDPD口电源1.8V±5%
3.3V±5%		≤5%≤10%
VCC-PEPE口电源1.8V±5%
3.3V±5%		≤5%≤10%
VCC18-PFPF口电源1.8V±5%≤5%≤10%
VCC33-PF-USBPF口与USB电源3.3V±5%≤5%≤10%
VCC-PGPG口电源1.8V±5%
3.3V±5%		≤5%≤10%
VCC-IOPH口电源3.3V±5%≤5%≤10%
VCC-EFUSEEFUSE电源1.8V±5%≤5%≤10%

SoC端电源设计​

注意
  • AVCC电压需要采用外部LDO供电，非内部集成，设计时请注意。
  • 系统电压VDD-SYS电压范围为0.92V~1V，具体应用上需要提前跟全志科技FAE评估需求，再确定最终量产电压。

V881 芯片各电源设计建议如下：

  • VDD-SYS系统电源：
    • 系统电源包含了ISP/CPU/VE/NPU等模块，采用独立电源域供电，一般不进行调压，VDD-SYS电源电容请完全拷贝全志参考设计，不得删减。
    • VDD-SYS电源采用AXP333的DCDC1供电或者使用外挂DCDC供电。电压范围0.92V~1V，峰值电流可达3A，使用外挂DCDC供电建议选用满足以下条件DCDC：
      • 输出电流大于 3A 并留有30%的余量。
      • 输出电压精度要求在±1.5%。
      • DCDC瞬态响应要求：纹波要求控制在±5%以内。 Iload=IDCDCMax×10%∼IDCDCMax×80%I_{load} = I_{DCDCMax}\times10\%\sim I_{DCDCMax}\times80\% 电流跳变: ΔIΔT=1A/us\frac{\Delta I}{\Delta T}=1A/us
      • 不建议选用具有轻重载模式切换的DCDC，避免轻重载切换瞬态响应不及时系统挂死。
      • 若对功耗有需求的，需要考虑效率。
    • VCC-DRAM为DDR2/DDR3/3L颗粒以及SoC DRAM模块电源，采用独立电源域供电，一般不进行调压，VCC-DRAM电源电容请完全拷贝全志参考设计，不得删减，VCC-DRAM电压请根据颗粒型号配置。
    • VCC-RTC与AVCC电源：
      • VCC-RTC为PL口、RTC、DCXO、PMC模块电源，AVCC为GPADC、AUDIO模块电源，只允许VCC-RTC与AVCC合并使用同一路LDO供电，AVCC不可与其他电源合并。
      • VCC-RTC与AVCC电源采用AXP333的RTCLDO供电或者使用外挂LDO供电，由于AVCC对纹波噪声要求很高，外挂LDO时建议选用PSRR高于-70dB@1KHz的LDO芯片，电源电容设计请完全拷贝全志参考设计，不得删减。
    • VCC-PLL/VCC18-MCSI/VCC-EFUSE/VCC18-PF均为1.8V电源域，采用AXP333的ALDO2供电或者外挂LDO供电，电源电容设计请完全拷贝全志参考设计，不得删减。
    • VCC-PA/VCC-PC/VCC-PD/VCC-PE/VCC33-PF-USB/VCC-PG/VCC-IO为IO电源，除VCC33-PF-USB与VCC-IO只支持3.3V电源域，其余均可支持1.8V或者3.3V电源域，电源电容设计请完全拷贝全志参考设计，不得删减。

SoC低功耗模式电源设计​

V881芯片可以支持Hibernation模式（关机模式）以及Superstandby模式（待机模式）。Hibernation模式供电与断电要求如表所示：

电源管脚应用说明Hibernation模式供电要求
VCC-DRAMDDR2/DDR3/3L IO电源可以不供电
VDD18-DRAMDRAM电源可以不供电
VDD-SYS系统电源可以不供电
VCC-PLL系统PLL电源可以不供电
VCC-RTCRTC与PL口电源需要供电
AVCCAUDIO CODEC/GPADC电源可以不供电
VCC18-MCSICSI电源可以不供电
VCC-PAPA口电源可以不供电
VCC-PCPC口电源可以不供电
VCC-PDPD口电源可以不供电
VCC-PEPE口电源可以不供电
VCC18-PFPF口电源可以不供电
VCC33-PF-USBPF口与USB电源可以不供电
VCC-PGPG口电源可以不供电
VCC-IOPH口电源可以不供电
VCC-EFUSEEFUSE电源可以不供电

Hibernation模式与Superstandby模式说明：

  • 按表方案进行断电的情况下，SoC进入Hibernation模式，此时只能支持PMC模块以及PL域的IO进行中断唤醒。
  • 在表方案的基础上增加VCC-DRAM电源的供电，为DDR自刷新提供电源，此时SoC进入Superstandby模式，支持快速启动恢复休眠前的现场。

SoC上下电时序设计​

V861系列芯片BGA封装与QFN128封装均可以支持外部复位与内部复位、QFN88封装只支持内部复位。

V881-TFBGA317电源上电时序如图所示：

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V881-TFBGA317电源上电时序说明：

  • VCC-RTC上电后延时4.2ms，VDD-SYS可以开始上电。
  • VDD-SYS有效后，延时≥8ms SoC释放RESET。
  • 允许3.3V与VCC-RTC同时上电或者比RTC先上电，但要保证在24MHz时钟起振前完成上电。
  • VCC-DRAM电源需要在软件DRAM初始化前完成上电。

V838/V861-QFN88电源上电时序如图所示：

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  • V838/V861-QFN88电源上电时序说明：
    • VCC-RTC上电后延时4.2ms，VDD-SYS可以开始上电。
    • 允许3.3V与VCC-RTC同时上电或者比RTC先上电，但要保证在24MHz时钟起振前完成上电。
    • VCC-DRAM电源需要在软件DRAM初始化前完成上电。

V838/V881-QFN128电源上电时序如图所示：

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V838/V881-QFN128电源上电时序说明：

  • VCC-RTC上电后延时4.2ms，VDD-SYS可以开始上电。
  • VDD-SYS有效后，延时≥8ms SoC释放RESET。
  • 允许3.3V与VCC-RTC同时上电或者比RTC先上电，但要保证在24MHz时钟起振前完成上电。
  • VCC-DRAM电源需要在软件DRAM初始化前完成上电。

V838/V861/V881下电时序说明：

  • 若搭载PMIC AXP333电源方案：VCC-RTC不掉电，PMIC接收到下电指令后，拉低RESET信号，其他电源域同时下电，每路电的下降时间由电源的负载决定。
  • 若搭载分立DCDC/LDO电源方案：无下电时序要求，每路电的下降时间由电源的负载决定。

AXP333 PMIC方案介绍​

AXP333简介​

AXP333主要用于5V低压平台云台摄像机供电，规格上满足IPC方案基础性能需求，包含3路A-COTDCDC、1路高PSRRLDO、2路LDO，集成5通道全桥驱动电路（4通道驱动双路步进电机、1通道驱动IR-CUT）。

AXP333具有开关机，输出电源控制等管理功能。马达驱动部分由TWI取代IO控制，并集成多种自动化、可配的控制模式，减少IO消耗和通信占用问题。

AXP333特征​

  • 电压输入范围：3.1V~5.5V。
  • 超低待机电流：＜5uA。
  • 支持TWI通信协议，可通过TWI编程输出电平。
  • 集成5通道全桥驱动电路（4通道驱动双路步进电机、1通道驱动IR-CUT）。
  • 电源通道：
    • DCDC1：
      • 输出电压范围：Vout=0.5V~3.4V
      • 输出电流：Iout=2A max，Ipeak=3A
      • 支持DVM
    • DCDC2：
      • 输出电压范围：Vout=0.5V~1.84V
      • 输出电流：Iout=2A max，Ipeak=3A
      • 支持DVM
    • DCDC3：
      • 输出电压范围：Vout=0.5V~3.4V
      • 输出电流：Iout=2A max，Ipeak=3A
    • RTCLDO：
      • 输出电压范围：Vout=1.8V/3.3V
      • 输出电流：Iout=30mA max
    • ALDO1：
      • 输出电压范围：Vout=0.5V~3.5V
      • 输出电流：Iout=150mA max
    • ALDO2：
      • 输出电压范围：Vout=0.5V~3.5V
      • 输出电流：Iout=300mA max
  • 封装：QFN32 4mm×\times4mm

AXP333典型应用框图​

AXP333典型应用框图如图所示：

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AXP333浪涌防护说明​

AXP333的5通道全桥驱动电路供电电源为PIN 9：IRVM引脚。在驱动步进电机以及IR-CUT等应用中，要求靠近IRVM引脚处加ESD器件做防护，防止电机反向电动势影响。ESD防护器件推荐型号：OVE2432A1G/CES2D2105BB 。

AXP333 IRVM引脚设计时，需要注意：

  • AXP333 IRVM引脚设计参考如图所示：

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  • AXP333 IRVM电源路径要求为：SOURCE输入源 -> ESD器件 -> 耦合电容 -> AXP333 IRVM引脚。

AXP333的DCDC电源输入引脚为PIN30：VIN1、PIN27：VIN2、PIN18：VIN3。若是使用外部5V输入电源直接供电给AXP333作为电源输入的情况下，需要在5V电源输入端增加TVS+OVP器件来提高浪涌防护水平。TVS器件推荐：SMFJ7.0A，OVP器件推荐：WP3116-BC12R。

信息
  • 若电源浪涌要求大于20V以上，需要增加TVS+OVP器件做浪涌防护；若低于20V以下，只需增加TVS管即可。

外部5V输入电源直接供电给AXP333作为电源输入时，防护路径参考设计如图所示：

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  • 电源路径要求为：SOURCE输入源 -> TVS器件 -> OVP器件 -> 耦合电容 -> AXP333 VIN1/2/3。

AXP333设计说明​

  • DCDC的FB引脚：芯片内部集成反馈电阻，FB反馈需要正确连接到输出端。若DCDC的反馈线没有正确连接，DCDC会通过FB检测功能自动关闭输出，防止输出电压过高导致后级芯片损坏。

  • DCDC电源通道：输入电容外挂4.7uF即可，输出电容统一使用22uF+10uF+100nF搭配，开关频率为1.5MHz，电感感量1uH。输入输出电容耐压建议选择工作电压的两倍，电感饱和电流建议选择最大输出电流的1.5倍以上(饱和电流3A以上)，DCR小于50mR。DCDC1主要用于给V861系列芯片的VDD-SYS供电，DCDC2主要用于给VCC-DRAM供电，DCDC3主要用于给3.3V IO电源以及外设供电。

  • LDO电源通道：RTC-LDO、ALDO1、ALDO2为三路LDO的输出，输出电容外挂2.2uF即可。其中ALDOIN(VCC33)引脚为内部LDO0的3.3V输出以及作为RTCLDO与ALDO1的输入，建议预留PS电源输入以及外挂4.7uF电容。RTC-LDO专门用于搭配V861系列芯片的RTC域电源，ALDO1为高PSRR输出，可以提供150mA的带载能力，专门用于给Camera的AVDD供电。ALDO2可以提供300mA的带载能力，主要用于给1.8V IO电源以及小功率外设供电。

  • 四组马达通道：MO1A/B、MO2A/B、MO3A/B、MO4A/B可用于接两路步进马达，支持正弦模式、方波模式以及IO拓展模式。

  • IR-CUT通道：IROA与IROB通过一个全桥驱动，可以随时实现输出的正反转。

  • AXP333开机条件与流程：

    • 当CEN(PIN5)或PWRON(PIN28)作为PWRON PIN使用时，开机源为：
      • PWRON按键拉低时间超过设定阈值
      • VIN从低电平变为高电平(根据EFUSE配置决定是否打开)
      • IRQ为低电平并通过内部16ms消抖(根据寄存器配置决定是否打开)
    • 当CEN(PIN5)或PWRON(PIN28)作为EN PIN使用时，开机源为：
      • ENPIN电压从低电平变为高电平(EN PIN电压 ＞ 0.6V判定为高，注意去除毛刺，消抖时间16ms)
    • 开机流程：
      • 各路电源输出按照EFUSE设定时序启动并输出电源。
      • 各路输出启动完成后经过2/16ms延时释放PWROK下拉，完成整个启动过程。
      • 在开机时，若各路输出使能有效后128ms内PWROK pin都没有被拉高，则表示电源不能启动，AXP333无法开机。

  • AXP333关机条件与流程：

    • 当CEN(PIN5)或PWRON(PIN28)作为PWRON PIN使用时，关机源为：
      • PWRON按键拉低时间超过设定阈值(根据寄存器配置决定是否打开)
    • 关机流程：
      • 下拉PWROK pin，延时4ms
      • 关闭各路输出，打开discharge功能，以便尽快将输出电容的电荷泄放掉。

  • AXP333复位：

    • System reset指PMIC先关机，然后再开机，即执行restart，掉电和上电的时序与正常开关机时序相同；并将相应的寄存器进行复位。System reset期间，RTCLDO是一直打开的。在开机情况下，若PWROK为高电平后再被外部按键或其它原因拉为低(PWRON PIN芯片内部需要经过一定的消抖时间)，则PMIC判定系统异常，进行restart拉低PWROK，该功能默认关闭，需通过寄存器配置打开。
    • Power On Reset指整个PMIC内部所有的逻辑都会进行一次复位操作，包括所有的寄存器、内部模拟、数字模块。在POR期间，所有的DCDC/LDO，包括RTCLDO，都会掉电。
    备注

    AXP333有关更多详细信息请参考AXP333 DATASHEET。

    电源系统介绍​

V861系列芯片电源供电系统主要由3路DCDC+2路LDO组成。可以选择搭配PMIC AXP333方案或者选择使用分立DCDC+LDO方案。

V881搭配PMIC AXP333方案电源树设计如图所示：

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V881搭配PMIC AXP333方案电源设计说明：

  • 电源树红色部分电源在BOOT阶段默认开启，在代码运行前，PMIC输出电压由PMIC内部烧码值决定。为确保V881部分模块在BOOT阶段要求上电的需求，请不要改变各路电源所使用的DCDC/LDO。若红色部分未使用，请注意悬空，不能给其他设备供电使用。
  • 电源树设计按照标案默认分配进行设计，避免因电源改动增加产品部分场景功耗，同时也增加软件适配工作量。
  • 对于合并在一起供电的部分SoC模块电源，已经经过系统验证测试，不能随意更换搭配，避免导致系统不稳定，如VCC-RTC/ AVCC/VCC-PLL 等。
  • 对于VCC-PA/VCC-PC/VCC-PD/VCC-PE/VCC-PG既可以支持1.8V电源又可以支持3.3V电源，根据实际设计需求选择DCDC3(3.3V)供电或者ALDO2(1.8V)供电。
  • 对于PMIC未使用的LDO，方案应用时可以将此路输出电容删除。
  • V881芯片系统复位信号RESET由AXP333内部逻辑控制，AXP333 PWROK引脚内置上拉电阻，外部预留上拉电阻调试即可。
  • VCC-PC有1.8V和3.3V两种电压，设计需根据eMMC的规格来配置电压，具体请参看eMMC芯片的DATASHEET。特别注意使用1.8V时，需设置电压耐压模式为1.8V。
  • EXT LDO-1.2V为Camera外设所需电源，实际设计时请根据Camera的Datasheet说明进行电源芯片的选型与设计。
  • EXT LDO-1.2V为Camera的DVDD电源，如果I(DVDD)电流超过100mA以上，建议使用DCDC供电，提高电源效率。
  • V881进入Superstandby模式时，只有DRAM、RTC、PL、PMC以及DCXO模块带电，只有DRAM模块保持在运行状态其他模块都会掉电进入休眠状态，如果Superstandby模式功耗偏高，请进行电源工作状态的逐一排查。
  • V881进入Hibernation模式（关机模式）时，只保留有RTC、PL模块带电，其他模块都会掉电进入休眠状态，如果待机功耗偏高，请进行电源工作状态的逐一排查。
备注

PMIC AXP333电源参数设计请按照参考原理图，电源设计有任何疑问和任何改动，请联系全志科技FAE。

V881搭配分立DCDC/LDO方案电源树设计如图所示：

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V881搭配分立DCDC/LDO方案电源设计说明：

  • V881分立电源方案已经经过系统验证测试，不建议随意更换搭配。
  • 如有其他外设供电未包含在内的需要合并电源的，需要从时序、纹波、噪声等评估电源合并的风险。
  • LDO1与LDO2这一路推荐采用高PSRR（-70dB@1KHz）固定精度输出的LDO进行供电。
  • 对于VCC-PA/VCC-PC/VCC-PD/VCC-PE/VCC-PG既可以支持1.8V电源又可以支持3.3V电源，根据实际设计需求选择DCDC1(3.3V)供电或者LDO3(1.8V)供电。
  • LDO2与LDO5为Camera外设所需电源，实际设计时请根据Camera的Datasheet说明进行电源芯片的选型与设计。
  • LDO5为Camera的DVDD电源，如果I(DVDD)电流超过100mA以上，建议使用DCDC供电，提高电源效率。

SDC接口​

SDC接口简介​

V881提供一套SDC0控制器用于接SD CARD以及提供一套SDC1控制器用于接SDIO WIFI，SDC0与SDC1特点如下：

  • 支持1位或4位数据宽度。
  • SDC1可以支持SDIO中断功能，包括1位和4位模式。
  • 支持SDR模式150MHz@1.8V I/O电平。
  • 支持DDR模式50MHz@1.8V I/O电平。
  • 支持SDR模式50MHz@3.3V I/O电平。

SD CARD接口电路设计​

V881提供一套SDC0控制器专门用于接SD CARD，支持SD2.0以及SD3.0协议。SDC0接口管脚分配如表所示：

PF端口4bit总线模式1bit总线模式
PF0SDC0-D1\
PF1SDC0-D0SDC0-D0
PF2SDC0-CLKSDC0-CLK
PF3SDC0-CMDSDC0-CMD
PF4SDC0-D3\
PF5SDC0-D2\

V881 SDC0接口设计：

  • 电源设计要点：SDC0接口电源为VCC18-PF以及VCC33-PF，为提高SDC0接口的性能，SDC0接口电源的耦合电容不得删减，布局时请靠近管脚放置。

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  • SDC0接口上下拉和匹配设计推荐如表4-14所示：
信号内部上下拉连接方式应用说明(芯片端)
SDC0-D[3:0]上拉直连，使用对应IO内部上拉电阻SDC0数据发送/接收
SDC0-CLKNASoC端串接33R电阻，预留并接电容SDC0发送时钟
SDC0-CMD上拉直连，使用对应IO内部上拉电阻SDC0命令发送/接收信号

SD CARD接口设计时需要注意：

  • SD卡接口模式：支持1位和4位(默认)总线宽度，可通过软件配置切换，以平衡功耗与传输速率。(在1线模式下，SDC0-D1~SDC0-D3允许不接，SDC0-DET必须使用)
  • SDC0接口复用在PF口，PF口IO电压可以支持1.8V/3.3V。
  • 为提升SD卡电源稳定性，SD卡电源设计如所示。建议采用以下方案：
    • 开关控制方案：使用PMOS开关控制电源，插入异常卡时可避免系统电压被拉低，并支持静电防护与软件复位(断电需保持200ms以上)，为确保电容完全放电，开关后级请增加10K对地泄放电阻。
    • 低成本方案：改用串联1R–2.2R电阻，避免异常SD卡上电时电流过大导致系统3.3V电压被拉低至2.9V以下导致系统故障。(此种方式在SD卡异常后需通过手动掉电才能恢复正常)

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  • SD卡检测方式：
    • SDC0-D3检测：在IO资源紧张时，可复用SDC0-D3数据线并配置1MΩ下拉电阻，以实现SD卡检测功能，从而节省独立的SDC0-DET引脚。
    • SDC0-DET检测：SDC0-DET卡检测信号可以使用内部上拉电阻，也可使用外部上拉电阻。在SD卡插入情况下检测到该信号被拉低，在没插卡情况下默认拉高。为了提高ESD性能，请在SDC0-DET信号上串接1K电阻。
  • SDC0-CLK信号靠近SoC端需要串接33R电阻，并预留并接电容，容值不能超过5pF。
  • SDC0-D[3:0]，SDC0-CMD，SDC0-CLK，SDC0-DET信号在SD卡位置需要放置ESD器件，ESD器件结电容要求小于5pF。
  • 当通过连接器实现板对板连接时，建议座子端串接一定阻值的电阻(22R-100R之间，具体以实际调试为准)，并预留TVS器件。

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备注
  • SD卡检测方式推荐使用独立的SDC0-DET卡检测信号，部分SD卡不支持SDC0-D3信号检测的方式，使用SDC0-DET卡检测信号兼容性会更好。
  • V861系列芯片中没有专用的SDC0-DET卡检测信号，通过使用GPIO去控制即可。

SDIO WIFI 电路设计​

V881提供一套SDC1控制器专门用于接SDIO WIFI，支持SDIO2.0以及SDIO3.0协议。SDC1接口信号分布在PE口以及PG口，信号管脚分布如表所示。

端口功能
PE口PG口SDC1
PE0PG0SDIO-D1
PE1PG1SDIO-D0
PE2PG2SDIO-CLK
PE3PG3SDIO-CMD
PE4PG4SDIO-D3
PE5PG5SDIO-D2
  • V838/V861-QFN88封装没有PG端口，只能通过PE端口去接SDIO WIFI，并且PE端口电平为3.3V，设计时需要注意区分。

V881 SDC1信号分布在PE口以及PG口，其对应的电源域为：VCC-PE、VCC-PG。在实际设计中，需要根据所选用的SDIO WIFI的IO供电要求(1.8V/3.3V)，选择对应的供电。

V881 SDC1接口设计：

  • 电源设计要点：SDC1接口电源为VCC-PE或VCC-PG，为提高SDC1接口的性能，SDC1接口电源的去耦电容不得删除，布局时请靠近管脚放置。

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  • V881 SDC1接口信号匹配设计推荐如表所示：
信号内部上下拉连接方式应用说明(芯片端)
SDIO-D[3:0]上拉直连，使用对应IO内部上拉电阻SDC1数据发送/接收
SDIO-CLKNASoC端串接33R电阻，预留并接电容SDC1发送时钟
SDIO-CMD上拉直连，使用对应IO内部上拉电阻SDC1命令发送/接收信号

SDC1接口外接SDIO WIFI设计时需要注意：

  • 确保模组或WIFI芯片的IO电平与SoC对应电源域的IO电平一致，否则需要做电平匹配处理。
  • 天线端口需要预留π型电路用于天线匹配调节；
  • UART、PCM接口与SoC的连接方式如表所示：
SoC端模组端|SoC端模组端
UART-RXUART-TX|PCM-CLKPCM-CLK
UART-TXUART-RX|PCM-SYNCPCM-SYNC
UART-RTSUART-CTS|PCM-DOUTPCM-DIN
UART-CTSUART-RTS|PCM-DINPCM-DOUT
  • 对于其它不同厂家的Wi-Fi模组/芯片，具体原理设计请参照Wi-Fi模组原厂的设计指导文档。
  • 当通过连接器实现板对板连接时，建议座子端串接一定阻值的电阻(22R-100R之间，具体以实际调试为准)，并预留TVS器件。

USB2.0接口​

V881具有一套USB2.0接口，其特点如下：

  • 支持HOST与DEVICE模式。
  • 支持High-Speed模式，速率可达480Mbit/s。
  • 支持Full-Speed模式，速率可达12Mbit/s。
  • 支持low-Speed模式，速率可达1.5Mbit/s。

V881 USB管脚如图所示：

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V881 USB2.0接口设计：

信号连接方式应用说明
USB-DMUSB端口处串接5.1R电阻并预留ESD器件。USB数据输入/输出信号
USB-DPUSB端口处串接5.1R电阻并预留ESD器件。USB数据输入/输出信号

USB2.0接口电路设计时需要注意：

  • USB作为固件烧写端口之一，如果没有预留UART/SDCARD进行烧写，则必须要预留USB接口作为固件烧写。
  • MICRO-USB座子上的ID信号为HOST/DEVICE检测信号，需要增加上拉电阻到对应IO电压。若ID检测为低电平，USB工作为Host模式；若ID检测为高电平，USB工作在Device模式(默认)。
  • USB座子端VBUS和ID信号均需要预留ESD器件。若需要使用USB2.0的HighSpeed模式，则D+/D-信号的ESD器件结电容不得超过5pF；若只需要使用USB2.0的Low-Speed与FullSpeed模式，则D+/D-的ESD器件结电容可以放宽到10pF。
  • USB座子端D+/D-信号需要串接5.1R电阻，ID信号需要串接1K电阻以提高ESD性能。
  • 建议增加OVP保护电路，避免插入瞬间因电压不匹配导致后级电路损坏。

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  • USB-VBUSDET作为USB端口的插入检测，参考设计中USB-VBUSDET接到了3.3V的IO电源域，因此使用电阻分压成3.3V作为输入检测。若接到1.8V的IO电源域，需将电阻分压成1.8V作为输入检测。

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  • 当USB作为HOST时，建议增加OCP电路，避免因USB负载功率过大而导致系统异常。通过OCP芯片ISET引脚设置限流值，具体限流值设置请根据实际选用器件的Datasheet决定。
  • 通过控制OCP的PWR-EN引脚切换USB HOST模式，PWR-EN引脚外接下拉电阻默认关闭USB HOST PWR。

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注意

V861系列芯片USB2.0接口没有特定的USB ID引脚以及USB-VBUSDET引脚，可以通过选择对应的GPIO口去作为USB ID以及USB-VBUSDET功能使用。

MIPI DPHY CSI RX接口​

V881支持一组MIPI DPHY CSI RX接口，其特点如下：

  • 兼容MIPI-CSI2V1.1和MIPI-DPHY V1.1协议。
  • 每通道最大数据传输速率为1.5Gbps。
  • V881 MIPI DPHY CSI RX接口管脚如表所示：
PA端口功能1功能2功能3
PA0MIPIA-CSI-CKP\\
PA1MIPIA-CSI-CKN\\
PA2MIPIA-CSI-D0P\\
PA3MIPIA-CSI-D0N\\
PA4MIPIA-CSI-D1P\MIPIC-CSI-D0P
PA5MIPIA-CSI-D0N\MIPIC-CSI-D0N
PA6MIPIA-CSI-D2PMIPIB-CSI-D1PMIPIC-CSI-CKP
PA7MIPIA-CSI-D2NMIPIB-CSI-D1NMIPIC-CSI-CKN
PA8MIPIA-CSI-D3PMIPIB-CSI-D0P\
PA9MIPIA-CSI-D3NMIPIB-CSI-D0N\
PA10\MIPIB-CSI-CKP\
PA11\MIPIB-CSI-CKN\

V881 MIPI DPHY CSI RX接口可以支持以下模式：

  • 1x4lane模式，MIPIA-CSI-D[3:0]，数据参考时钟为MIPIA-CSI-CK。
  • 2x2lane模式：
    • MIPIA-CSI-D[1:0]，数据参考时钟为MIPIA-CSI-CK。
    • MIPIB-CSI-D[1:0]，数据参考时钟为MIPIB-CSI-CK。
  • 3x1lane模式：
    • MIPIA-CSI-D0，数据参考时钟为MIPIA-CSI-CK。
    • MIPIB-CSI-D0，数据参考时钟为MIPIB-CSI-CK。
    • MIPIC-CSI-D0，数据参考时钟为MIPIC-CSI-CK。
模式数据参考时钟
SENSOR1x4laneMIPIA-CSI-D[3:0]MIPIA-CSI-CLK
SENSOR1x2lane
SENSOR2x2lane		MIPIA-CSI-D[1:0]
MIPIB-CSI-D[1:0]		MIPIA-CSI-CLK
MIPB-CSI-CLK
SENSOR1x1lane
SENSOR2x1lane
SENSOR3x1lane		MIPIA-CSI-D0
MIPIB-CSI-D0
MIPIC-CSI-D0		MIPIA-CSI-CLK
MIPIB-CSI-CLK
MIPIC-CSI-CLK

V881 MIPI DPHY CSI RX设计：

  • 电源设计要点：MIPI DPHY电源为VCC18-MCSI，为提高MIPI DPHY CSI RX性能，MIPI DPHY电源的耦合电容不得删除，布局时请靠近管脚放置。

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  • MIPI DPHY CSI RX信号匹配设计推荐如表所示：
信号连接方式说明
MIPI-CSI-CKP/CKN直连MIPICSI时钟输入
MIPI-CSI-D0P/D0N直连MIPICSI数据Lane0输入
MIPI-CSI-D1P/D1N直连MIPICSI数据Lane1输入
MIPI-CSI-D2P/D2N直连MIPICSI数据Lane2输入
MIPI-CSI-D3P/D3N直连MIPICSI数据Lane3输入

数字并口​

V861系列支持一组数字并口，其特点如下：

  • 支持8/10/12/16数据位宽。
  • 支持BT.656、BT.601、BT.1120。
  • 支持ITU-RBT.656标准，最高可达4路720P@30fps。
  • 支持ITU-RBT.1120标准，最高可达4*1080P@30fps。
  • 支持BT.656 2/4通道时分复用格式。
  • 支持双数据速率(DDR)采样模式，最大像素时钟为148.5MHz。

数字并口信号分布在PA口与PE口，信号管脚分布如表所示：

PORT接口功能类型
PA口PE口DVPBT656BT1120
PA21PE0NCSI-PCLKBT656-PCLKBT1120-PCLK
PA20PE1NCSI-MCLKBT656-MCLKBT1120-MCLK
PA10PE2NCSI-HSYNCBT656-HSYNC(Option)BT1120-HSYNC(Option)
PA11PE3NCSI-VSYNCBT656-VSYNC(Option)BT1120-VSYNC(Option)
PA12PE4NCSI-D0BT656-D0BT1120--D0
PA13PE5NCSI-D1BT656-D1BT1120--D1
PA14PE6NCSI-D2BT656-D2BT1120--D2
PA15PE7NCSI-D3BT656-D3BT1120--D3
PA16PE8NCSI-D4BT656-D4BT1120--D4
PA17PE9NCSI-D5BT656-D5BT1120--D5
PA18PE10NCSI-D6BT656-D6BT1120--D6
PA19PE11NCSI-D7BT656-D7BT1120--D7
PA0PE12NCSI-D8BT1120--D8
PA1PE13NCSI-D9BT1120--D9
PA2PE14NCSI-D10BT1120--D10
PA3PE15NCSI-D11BT1120--D11
PA4BT1120--D12
PA5BT1120--D13
PA6BT1120--D14
PA7BT1120--D15
信息

V838/V861/V881-QFN88/QFN128封装只支持BT656，不支持BT1120，设计时需要注意区分。

V881数字并口需要使用BT1120的情况下可以选择：

  • 只用PA口信号可以满足BT1120-D[15:0]。
  • PE：BT1120-D[11:0]+PA：BT1120-D[15:12]
  • BT1120-PCLK、BT1120-MCLK、BT1120-HSYNC、BT1120-VSYNC这几路信号可以选择从PA口出或者PE口出均可。

V881数字并口信号分布在PA口与PE口，其对应的电源域分别为：VCC-PE以及VCC-PA。在实际设计中，需要根据所选用外设的实际IO供电要求(1.8V/3.3V)，选择对应的供电(两个电源域需同步)。同时TWI信号(TWI-SCL与TWI-SDA)上拉电平必须与其保持一致，否则会造成外设工作异常或无法工作。

V881数字并口设计：

  • 电源设计要点：数字并口电源为VCC-PA与VCC-PE，为提高数字并口性能，数字并口电源的耦合电容不得删除，布局时请靠近管脚放置。

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  • 数字并口信号匹配设计推荐如表所示：
信号连接方式说明
NCSI-D[11:0]建议TX端串接33R电阻DVP接口数据输入
BT656-D[7:0]建议TX端串接33R电阻BT656接口数据输入
BT1120-D[15:0]建议TX端串接33R电阻BT1120数据输入
MCLKSoC端串接33R电阻，预留并接电容时钟发送
PCLK建议TX端串接33R电阻像素时钟
HSYNC建议TX端串接33R电阻行同步信号
VSYNC建议TX端串接33R电阻场同步信号

MIPI DPHY CSI RX与数字并口设计注意事项​

  • Camera的DVDD电压并非固定，常见的电压值有1.1V/1.2V/1.5V等。在设计时请根据Camera规格书提供准确的DVDD电源。
  • 有些Camera内部会集成DVDD电源，在设计时请根据Camera规格书获取DVDD所需的电流，确保前级输入源能够提供足够的功率保证Camera能正常工作。
  • 有些Camera的DVDD电流比较大，超过100mA建议使用DCDC供电提高电源转换效率。
  • 在设计时，请根据Camera规格书相应调整Camera的三路电源上电时序。
  • 设计多个Camera时，可根据需求实际情况将Camera电源分开或合并。
  • 使用数字并口的Camera/外设时，要注意Camera/外设的IOVDD(IO电源)与SoC对应的IO电源匹配。
  • Camera的PWDN信号必须使用GPIO控制，GPIO电平必须和CameraIO电平匹配。
  • Camera的Reset信号建议使用GPIO控制，GPIO电平必须和CameraIO电平匹配。
  • Camera的时钟MCLK靠近SoC端串接33R电阻以及预留并接电容，用于降低时钟信号的EMI辐射。
  • 做AOV sensor不掉电场景，Camera的Reset信号需上拉维持高电平，若使用了GPIO控制该信号，需要增加电平隔离电路，防止休眠下对SoCIO倒灌电。
  • 如果多个Camera型号相同，要注意TWI地址是否一样，如果地址也一样，那么需要两个TWI总线。
  • 四个MIPI Camera（3x1 lane + MIPI SWTICH）应用下需要增加MIPI SWITCH，由于软件SDK限制，使用MIPI SWITCH控制的两个sensor必须使用同一组TWI控制，不可拆分用两组控制。
  • 接Switch的两个Sensor必须使用同一组TWI控制，（软件SDK驱动限制）
  • Camera的TWI总线需要接上拉电阻，上拉电平必须和SoCIO电平以及CameraIO电平匹配。

针对三目/四目应用场景，CSIX-XVS-FSYNC信号连接方式说明:

需要帧同步或图像拼接功能时Camera的VSYNC信号需要与SoC的CSIX-XVS-FSYNC相接，CSIX-XVS-FSYNC电平必须和Camera IO电平匹配。CSIX-XVS-FSYNC信号分配如表所示：

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若使用三个MIPI Camera的情况下，单个Camera帧率在2M@20fps以内可以只使用一个CSIX-XVS-FSYNC信号，但是超过20fps就必须要接两个CSIX-XVS-FSYNC信号。CSIX-XVS-FSYNC连接方式如下说明：

  • SENSOR0与SENSOR1共用1个CSIX-XVS-FSYNC信号，SENSOR2单独使用一个CSIX-XVS-FSYNC信号。
  • SENSOR0单独使用一个CSIX-XVS-FSYNC信号，SENSOR1与SENSOR2共用1个CSIX-XVS-FSYNC信号
  • 三个MIPI Camera场景CSIX-XVS-FSYNC参考连接方式如图所示：

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  • 若需要实现四目场景时，由于芯片parser数量分配，无法用传统的3x1lane MIPI+DVP方式，需要增加MIPI SWITCH实现，MIPI SWITCH和CSIX-XVS-FSYNC连接关系说明如下：
    • MIPIA可以直接作为SENSOR0的输入，而SENSOR1与SENSOR2通过MIPI SWTICH把视频信号输入到MIPIB。
    • 由于软件SDK限制，通过MIPI SWTICH控制的两个SENSOR需要用同一组TWI控制。
    • MIPI SWITCH的切换信号根据应用需求有两种控制方式：
      • 使用GPIO直接切换，需要软件严格控制GPIO切换时间，对GPIO的切换和响应速率较高，高帧率场景下存在切换响应不够问题，但控制简单。
      • 使用SENSOR的VSYNC信号，由SENSOR自己切换，响应速度较快，可以适配高帧率场景，但需要软件严格做好VSYNC电平控制切换，控制复杂。
    • 四目场景MIPI SWITCH与CSIX-XVS-FSYNC信号连接方式如图4-47所示：

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视频输出接口​

V881支持一个LCD TCON控制器，其特点如下：

  • 并行RGB接口支持DE/SYNC RGB模式，最高可达1280x800@60fps。
  • 串行RGB接口，最高支持800x480@60fps。
  • i8080接口，最高支持800x480@60fps。
  • 支持RGB888/RGB666/RGB565接口模式。

LCD TCON信号分布在PD口、PG以及PE口，信号管脚分布如下所示：

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备注

V838/V861-QFN88封装不支持LCD TCON接口，设计时需要注意区分。

V881 LCD TCON接口需要使用RGB888的情况下可以选择：

  • PD+PE口：
    • B：PD-LCD-D[7:2]+PE-LCD-D[1:0]；
    • G：PD-LCD-D[15:10]+PE-LCD-D[9:8]；
    • R：PD-LCD-D[23:18]+PE-LCD-D[17:16]；
  • PD+PG口：
    • B：PD-LCD-D[7:2]+PG-LCD-D[1:0]；
    • G：PD-LCD-D[15:10]+PG-LCD-D[9:8]；
    • R：PD-LCD-D[23:18]+PG-LCD-D[17:16]；
  • LCD-CLK、LCD-DE、LCD-HSYNC以及LCD-VSYNC信号均从PD口出。

V881 LCD TCON信号分布在PD口、PE口以及PG口，其对应的电源域分别为：VCC-PD、VCC-PE以及VCC-PG。在实际设计中，需要根据所选用LCD屏的实际IO供电要求(1.8V/3.3V)，选择对应的供电，对应电源域需要同步。

V881 LCD TCON接口设计时需要注意：

电源设计要点：LCDT CON接口电源为VCC-PD、VCC-PE以及VCC-PG，为提高LCD TCON接口性能，LCD TCON接口电源的去耦电容不得删除，布局时请靠近管脚放置。

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  • V881 LCD TCON接口信号匹配设计推荐如表所示：
信号连接方式说明
LCD-D[23:0]建议SoC端串接33R电阻RGB信号输出
LCD-CLK建议SoC端串接33R电阻时钟发送
LCD-DE建议SoC端串接33R电阻DE模式同步信号
LCD-HSYNC建议SoC端串接33R电阻SYNC模式行同步信号
LCD-VSYNC建议SoC端串接33R电阻SYNC模式场同步信号

SPI DBI接口​

V881支持一个SPI DBI接口，其特点如下：

  • 支持DBI接口3线/4线模式。
  • 支持2数据通道。

SPI DBI接口信号分布在PD口，信号管脚分布如表所示：

PD端口功能
PD1DBI-CSX
PD2DBI-SCLK
PD3DBI-SDO
PD4DBI-SDI/DBI-TE/DBI-DCX
PD5DBI-DCX/DBI-WRX
PD6DBI-TE
备注

V838M2-EXX-QFN88封装芯片型号不支持SPI DBI，设计时需要注意区分。

V881 SPI DBI信号分布在PD口，其对应的电源域为：VCC-PD。在实际设计中，需要根据所选用的SPI DBI屏实际IO供电要求(1.8V/3.3V)，选择对应的供电。

V881 SPI DBI接口设计时需要注意：

  • 电源设计要点：SPI DBI接口电源为VCC-PD，为提高SPI DBI接口性能，SPI DBI接口电源的耦合电容不得删除，布局时请靠近管脚放置。

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  • V881 SPI DBI接口信号匹配设计推荐如表所示：
信号连接方式应用说明(芯片端)
DBI-CSX直连片选信号
DBI-SCLK建议SoC端串接33R电阻串行时钟
DBI-SDO直连数据输出信号
DBI-SDI直连数据输入信号，在上升沿和下降沿对数据进行采样
DBI-TE直连撕裂效应输入，用于捕获外部TE信号边缘。
DBI-DCX直连数据和命令的选择输出信号。
DCX=0：命令
DCX=1：数据
DBI-WRX直连当DBl以双数据通道格式运行时，某些RGB666格式可以使用该信号传输数据

LCD触摸屏与SPI DBI触摸屏设计注意事项​

V881的LCD TCON接口或者SPI DBI接口外接LCD触摸屏或者SPI DBI触摸屏时，需要注意：

  • 背光升压驱动IC的EN/PWM引脚，使能建议默认关闭，避免上电时出现闪屏现象。
  • 背光升压驱动IC的FB端限流电阻需选用1%精度，并按功率需求选择合适的封装。
  • 请根据背光升压驱动电路输出的电压选择合适额定电压的滤波电容。
  • 背光升压驱动电路中的二极管请选用肖特基二极管，并根据工作电流选择合适的型号，同时需要注意反向击穿电压，避免在空载时反向击穿；
  • 背光升压驱动电路的电感请根据实际型号匹配感量，饱和电流，DCR等；
  • 屏幕与触摸的信号电平要与芯片的IO电平匹配；
  • 触摸的TWI总线需要加2K上拉电阻，上拉电平需与触摸以及SoC信号电平匹配，触摸的TWI总线不建议和其它设备共用，如果一定要共用，注意上拉电源和地址是否冲突；
  • 当屏幕通过FPC排线与板级连接时，建议FPC端串接一定阻值的电阻(22R-100R之间)，并预留ESD器件。

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GMAC接口电路设计​

信息

V838M2-EXX-QFN88封装芯片型号内置EPHY，设计时请参考《SIP EPHY：MDI接口电路设计》小节，其余V861系列芯片GMAC接口设计时请参考《外挂EPHY：RMII接口电路设计》小节。

外挂EPHY：RMII接口电路设计​

V881拥有一个GMAC控制器，提供RMII接口连接外置的Ethernet PHY，其特点如下：

  • 支持10/100Mbps数据传输速率的RMII接口。

V881 GMAC的RMII接口信号复用在PD、PE以及PH口，信号管脚分布如表所示：

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V881 GMAC的RMII接口信号复用在PD、PE以及PH口，对应的电源域分别为VCC-PD、VCC-PE以及VCC-IO。在实际设计中，需要根据所选用的RMII复用端口以及Ethernet PHY的IO供电要求(1.8V/3.3V)，选择对应的供电电源。

V881 RMII接口设计：

  • 电源设计要点：RMII接口电源为VCC-PD、VCC-PE以及VCC-IO，为提高RMII接口的性能，RMII接口电源的耦合电容不得删除，布局时请靠近管脚放置。

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  • V881 RMII接口信号匹配设计推荐如表所示：
信号IO状态(芯片端)信号方向连接方式应用说明
RMII-TXD[1:0]输出(作为驱动端)GMAC->EPHY建议SoC端串接33R电阻数据发送
RMII-RXD[1:0]输入(作为接收端)EPHY->GMAC建议EPHY端串接33R电阻数据接收
RMII-CRS-DV输入(作为接收端)EPHY->GMAC建议EPHY端串接33R电阻数据接收有效和载波侦听
RMII-RXER输入(作为接收端)EPHY->GMAC建议EPHY端串接33R电阻接收数据错误指示
RMII-TXEN输出(作为驱动端)GMAC->EPHY建议SoC端串接33R电阻数据发送使能
RMII-TXCK输出(作为驱动端)GMAC->EPHY建议SoC端串接33R电阻RMII数据发送和数据接收参考时钟
RMII-EPHY-25/50M输出(作为驱动端)GMAC->EPHY建议SoC端串接33R电阻V8XX提供25MHz时钟替代EPHY外接25MHz晶体。
RMII-MDC输出(作为驱动端)GMAC->EPHY建议SoC端串接33R电阻管理数据时钟
RMII-MDIO输入/输出GMAC->EPHY
EPHY->GMAC		直连，外接1.5K上拉电阻管理数据输出/输入

V881 RMII接口设计注意事项：

  • 若使用PH口的RMII接口，其电源域VCC-IO只支持3.3V；若使用PE/PD口的RMII接口，其电源域VCC-PE/VCC-PD可以支持1.8V/3.3V，应用更灵活。
  • 建议RMII-TXD[1:0]、RMII-TXCK、RMII-TXEN、RMII-MDC、RMII-EPHY-25/50M信号在SoC端串接33R电阻，可以提高信号质量。
  • 建议RMII-RXD[1:0]、RMII-CRS-DV、RMII-RXER信号在EPHY端串接33R电阻，可以提高信号质量。
  • RMII-MDIO需要外接1.5K上拉电阻，上拉电平要与IO电平保持一致。
  • 当通过连接器实现板对板连接时，建议座子端串接一定阻值的电阻(22R-100R之间，具体以实际调试为准)，并预留TVS器件。
  • RMII连接方式一如图所示：EPHY工作时钟使用外置25MHz晶体，RMII-TXCK配置为输出模式，作为RMII数据发送和接收的参考时钟，EPHY的TX-CLK配置为输入模式。

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  • RMII连接方式二如图所示：使用V881提供的25MHz时钟替代EPHY外挂的25MHz晶体，RMII-TXCK配置为输出模式，作为RMII数据发送和接收的参考时钟，EPHY的TX-CLK配置为输入模式。

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  • RMII连接方式三如图所示：使用V8XX提供的25MHz时钟替代EPHY外挂的25MHz晶体，RMII-TXCK配置为输入模式，EPHY的TX-CLK配置为输出模式，作为RMII数据发送和接收的参考时钟。

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  • RMII连接方式四如图所示：EPHY外挂25MHz晶体，RMII-TXCK配置为输入模式，EPHY的TX-CLK配置为输出模式，作为RMII数据发送和接收的参考时钟。

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  • EPHY的RESET信号需要使用GPIO控制，GPIO电平需要与EPHY IO电平匹配，靠近PHY管脚增加100nF电容，加强抗静电能力。
  • 若需要使用到EPHY的INTB/PMEB引脚功能，需要注意有些EPHY该引脚是开漏输出的，外部必须增加上拉电阻，根据实际选用的EPHY设计。
  • EPHY使用外置晶体时，晶体电容请根据实际使用的晶体的负载电容值选择，频偏控制需求根据实际选用的EPHY对时钟的要求确认。
  • 变压器中心抽头的连接方式建议参考Ethernet PHY厂家的参考设计，因为不同的PHY厂家会有不同。
  • 网络变压器高压侧的75R匹配电阻建议采用0805以上封装，1nF隔离电容建议采用1206以上封装，耐压2KV以上的高压安规电容，确保有足够大的电气间隙保证雷击的安全性；
  • 若需要雷击防护等级达到4KV以上的，需要增加防雷管，普通的网络变压器只能满足2KV等级要求。
  • MDI差分对间建议预留TVS管，便于满足雷击差分测试要求。
  • RJ45座子有Tabdown(下接)和Tabup(上接)类型，二者信号顺序刚好是相反的，设计时请确认RJ45座子封装和原理图是否一致。
  • EPHY的初始化硬件配置必须和实际需求匹配。

SIP EPHY：MDI接口电路设计​

V838M2-EXX内部SIP EPHY，其管脚分配以及电源域如图所示：

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V838M2-EXX SIP EPHY部分对应电源域为VCC33-EPHY1、VCC33-EPHY2、VDD-EPHY。在实际设计中，需要注意：

  • 电源设计要点：SIP EPHY部分电源为VCC33-EPHY1、VCC33-EPHY2以及VDD-EPHY，为提高MDI接口的性能，MDI接口电源的耦合电容不得删除，布局时请靠近管脚放置。

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  • MDI接口信号设计：
    • MDI接口的TX与RX通道各自的P、N信号线序支持互换，即：EPHY-TXP、EPHY-TXN线序支持互换，EPHY-RXP、EPHY-RXN线序支持互换。
    • 网口灯控制管脚为：EPHY-LNK-LED与EPHY-SPD-LED，其IO电平只支持3.3V，若需要控制网口LED灯的情况下，这两个管脚可以直接驱动LED，但是需要充分评估外接LED的规格，确认管脚驱动能力能否满足亮度要求。
  • MDI接口信号匹配设计推荐如表所示：
信号IO状态(芯片端)连接方式应用说明(芯片端)
EPHY-TXP/EPHY-TXN输出(作为驱动端)建议网络变压器低压侧串接3.3R电阻数据发送
EPHY-RXP/EPHY-RXN输入(作为接收端)建议网络变压器低压侧串接3.3R电阻数据接收
EPHY-LNK-LED输出(作为驱动端)根据LED灯规格，串接适配的限流电阻。LED灯控制
EPHY-SPD-LED输出(作为驱动端)根据LED灯规格，串接适配的限流电阻。LED灯控制

V838M2-EXX SIP EPHY MDI接口设计注意事项：

  • VDD-EPHY为内部LDO输出电源，需要外挂1uF退耦电容，不得删减，布局时靠近芯片引脚摆放。
  • VCC33-EPHY1、VCC33-EPHY2的供电要求为3.3V，外挂的耦合电容不得删减，布局时靠近芯片引脚摆放。
  • MDI差分对间建议预留TVS管，便于满足雷击差分测试要求。
  • MDI信号建议在网络变压器低压端串接3.3R电阻，提高ESD性能。
  • LED灯控制信号需要根据LED灯规格，串接适配的限流电阻。
  • 当通过连接器实现板对板连接时，建议座子端串接一定阻值的电阻(22R-100R之间，具体以实际调试为准)，并预留TVS器件。
  • 变压器中心抽头的接法必须按照参考设计连接，不得更改。
  • 网络变压器高压侧的75R匹配电阻建议采用0805以上封装，1nF隔离电容建议采用1206以上封装，耐压2KV以上的高压安规电容，确保有足够大的电气间隙保证雷击的安全性；
  • 若需要雷击防护等级达到4KV以上的，需要增加防雷管，普通的网络变压器只能满足2KV等级要求。

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音频接口​

V881支持一路音频数模(DAC)通道，其特点如下：

  • 输出幅度 ≥ 0.54Vrms。
  • 支持16位20位采样分辨率。
  • 支持从8kHz到192kHz的DAC采样率。

V881支持两路音频模数(ADC)通道，其特点如下：

  • 输入幅度 ≥ 880mFS@3.2Vpp input
  • 支持16位20位采样分辨率。
  • 支持从8kHz到48kHz的ADC采样率。

V881 Audio Codec信号电源域为AVCC，管脚分布如图所示：

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V881 Audio Codec音频设计建议如下：

  • 电源设计：Audio Codec音频电源为AVCC，VRA1以及AGND。为提高Audio Codec接口性能，Audio Codec接口电源的去耦电容不得删除，布局时请靠近管脚放置。

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V881音频数模(DAC)通道搭配功率放大器设计时，需要注意：

  • 为防止pop现象出现，建议选用有EN引脚的功放，上电默认配置关闭。
  • V881只支持LINEOUTP单端输出，需要注意功放的单端输入连接方式，避免接成差分模式导致工作异常。
  • 功放输入电压建议使用系统5V供电并用磁珠进行隔离，避免因放大倍数过大或电源干扰严重导致音频信号输出失真。
  • 功放输入耦合电容Ci(Ci与输入阻抗Ri形成一阶高通)决定低频响应，可通过下列公式计算低频截止频率。
fc=12π×R×Cf_c=\frac{1}{2\pi\times R\times C}
  • 在实际应用中，输入电容Ci的值不能选择太大。除了考虑系统的性能外，通断/开关噪声的抑制性能还受到该电容的影响。如果耦合电容较大，则反馈网络的延迟较大，从而导致爆裂噪声。小的耦合电容可以降低噪声。
  • 功放的 Bypass 电容会影响PSRR和开关噪声性能，请根据实际选用的功放IC确认该电容的容值。
  • 功放的增益通常由反馈电阻Rf以及输入电阻Ri决定，请根据实际选用的功放IC确认放大倍数的关系。
  • SPK座子端建议预留pF级电容(10-100pF具体容值根据实际调速情况选择)以及ESD器件，提高ESD性能。
  • 选用的功放芯片输出功率水平需要与对应的喇叭负载匹配，并需留有一定的裕量。如喇叭负载为8Ω@3W，那么此时推荐选用可输出功率为8Ω@5W的功放芯片，留有一定裕量，提高可靠性。

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V881音频模数(ADC)通道驻极体麦克风(ECM)设计时，需要注意：

  • V881只支持MICIN单端输入，设计时请按照单端输入方式设计。
  • MIC输入端的1uF交流耦合电容C1的值请勿随意更改，布局时靠近芯片摆放。
  • V881没有专用的MBIAS引脚，MIC的偏置电压需要选用高PSRR的电源并确保电源干净，避免电源干扰影响底噪。
  • MIC的偏置电阻需要根据MIC的规格进行匹配，为了给 MIC 输出信号提供一个正负半周最大动态范围，尽量保障 MIC 的输出端直流电压等于偏置电压 MBIAS 的一半。
  • MIC输入端请预留pF级电容以及ESD器件，提高ESD性能。

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GPADC电路设计​

V881支持4个GPADC采样通道，其特点如下：

  • 采样位数12bit，有效位为8bit。
  • 最大采样率为1MHz。
  • 有效输入电压范围为0-1.8V。
  • 相较以往平台，GPADC耐压值提高至3.3V。

在4路GPADC通道中，GPADC0与GPADC1为专用GPADC通道，不可复用成GPIO，但是GPADC2、GPADC3与PD21、PD22复用，允许作为GPIO使用。

V881 GPADC信号匹配设计如表所示：

信号连接方式应用说明
GPADCx靠近SoC引脚放置1nF电容，信号上串接1K电阻。GPADCx数据采集

GPADC电路设计时，需要注意：

注意
  • GPADC外部分压电阻阻值大小与采样率有关，不同的采样率对分压电阻阻值大小限制不一样。当GPADC采样率≤100KHz的情况下，外部分压电阻并联值不得大于165K。图4-63仅以GPADC0通道为例作为说明，在实际设计时，所有GPADC通道均需要遵循该原则。

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  • 若需要设置GPADC采样率＞100KHz以上的，请联系全志科技FAE获取分压电阻大小限制要求。
  • 做光敏检测应用时，电压检测范围为0~1.8V，白天超压在3.3V内可无需增加防护。
  • 若使用电阻分压的形式采集电压，需要保证电阻分压范围在1.8V以内，分压电阻建议选择百K值以上，减少静态功耗。
  • 按键分压电阻，请使用推荐的阻值，推荐使用1%精度电阻。添加按键时保证按键按下后，ADC网络电压范围为0~1.8V，检测精度为0.12V，即两按键间压差为0.12V以上。
  • GPADC按键键数选择，根据产品需要进行增加或者删减。如果不需要按键，若考虑SDK 兼容，则GPADC0必须加51K 上拉电阻到AVCC，否则GPADC0可以悬空。
  • GPADC作为对外接口如按键使用时，建议预留ESD器件以及在信号上串接1K电阻。
  • 当通过连接器实现板对板连接时，建议在座子端预留ESD器件以及串接1K电阻。
  • GPADC按键采样电路参考设计如图所示：

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UART接口电路设计​

V881拥有4个UART控制器，其特点如下：

  • 每个UART均有独立的TX与RXFIFO用于数据接收与传输：
    • UART0的FIFO为64字节。
    • UART1-UART3的FIFO为128字节。
  • 使用24MHz APB时钟，速度可达1.5Mbit/s；使用100MHz APB时钟，速率可达6.25Mbit/s。
  • 支持5-8个数据位和1/1.5/2个停止位传输。
  • 支持软件/硬件流控。

4个UART控制器分别复用在不同的电源域，分别以0/1/2/3做区分，UART信号分布PA/PD/PE/PF/PG/PH/PL口，设计时只能使用其中一组(即：若PA口使用了UART0，则PD口不能在使用UART)，UART功能具体的IO分配请查阅对应芯片型号的PINOUT文件。

V881 UART接口匹配设计如表所示：

信号连接方式应用说明(芯片端)
UART-TX建议串接1K电阻UART数据输出
UART-RX建议串接1K电阻UART数据输入
UART-CTS建议串接1K电阻UART允许信号发送
UART-RTS建议串接1K电阻UART请求信号发送

UART接口设计时，需要注意：

  • UART0默认为C907 Debug串口，在设计时建议引出，如果空间允许的情况下最好预留2.54mm插针，若实在空间有限情况下，建议使用0.7mm以上测试点，方便焊接。
  • UART接口建议增加防漏电电路，避免样机在长期老化测试中样机和电脑之间存在漏电，导致机器工作不正常。
  • 根据UART外设的IO电平，调整SoC对应的电源域供电，SoC IO电平与UART外设IO电平需保持一致。

TWI接口电路设计​

V881拥有4个TWI控制器，其特点如下：

  • 支持主模式或从模式。
  • 支持7位标准地址和10位扩展地址。
  • 支持标准模式(100kbit/s)和高速模式(400kbit/s)。

4个TWI控制器分别复用在不同的电源域，分别以0/1/2/3做区分，TWI信号分布PA/PC/PD/PE/PG/PH/PL口，设计时只能使用其中一组(即：若PA口使用了TWI0，则PD口不能在使用TWI0)，TWI接口具体的IO分配请查阅对应芯片型号的PINOUT文件。

V881 TWI接口匹配设计如表所示：

信号连接方式应用说明(芯片端)
TWI-SCK直连，外接2K上拉电阻到对应电源域串行时钟发送
TWI-SDA直连，外接2K上拉电阻到对应电源域串行数据输入/输出

TWI接口设计时，需要注意：

  • 根据TWI外设的IO电平，调整对应的电源域供电(1.8V/3.3V)，SoC IO电平与TWI外设的IO电平必须保持一致。
  • TWI信号TWI-SCL、TWI-SDA需要外接上拉电阻，根据总线负载不同，选择不同阻值的电阻，推荐接2K上拉电阻。
  • TWI总线挂载多个TWI设备时，需要注意设备地址不要冲突，上拉电平与外设IO电平、SoC IO电平都必须保持一致。

SPI接口电路设计​

V881除了SPIF控制器以及SPI DBI控制器外，还有一个通用的SPI2控制器，其特点如下：

  • 支持主机和从机两种模式。
  • 支持全双工以及半双工工作模式。
  • 最高时钟频率可达100Mhz。

SPI2信号分别复用在PE口与PH口，设计时只能使用其中一组(即：若PE口使用了SPI2，则PH口不能在使用SPI2)，SPI2信号管脚分配如表所示：

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V881 SPI2接口匹配设计如表所示：

信号连接方式应用说明
SPI2-CLK直连串行时钟发送
SPI2-MOSI直连主机数据输出从机数据输入
SPI2-MISO直连主机数据输入从机数据输出
SPI2-CSx直连片选0/1

SPI2接口设计时，需要注意：

  • SPI2信号所属电源域为VCC-PE以及VCC-IO，使用时请根据SPI外设的IO电平调整对应的电源域供电，SPI外设的IO电平与SoC的IO电平需要匹配。
  • 当通过连接器实现板对板连接时，建议预留ESD/TVS保护器件。

PWM电路设计​

V881拥有16个独立PWM通道，其特点如下：

  • 支持输入捕获模式。
  • 支持最大4组PWM通道组输出，用于控制步进电机。

16路PWM通道分别复用在不同的电源域，分别以0-16为后缀做区分，PWM信号分布在PA/PC/PD/PE/PG/PH口，设计时只能使用其中一组(即：若PA口使用了PWM0，则PD口不能在使用PWM0)，PWM功能具体的IO分配请查阅对应芯片型号的PINOUT文件。

PWM接口设计时，需要注意：

  • 根据PWM外设的IO电平，调整对应的电源域供电，外设的IO电平与SoC的IO电平必须保持一致。
  • 当通过连接器实现板对板连接时，建议串接一定阻值的电阻(电阻值在22R-100R之间，具体以实际调试为准)，并预留TVS器件。

GPIO&特殊管脚说明​

GPIO供电说明​

在V861系列芯片中，有只支持 3.3V的GPIO和支持1.8V/3.3V的GPIO，设计时请根据外设的IO电平选择正确的工作电压。GPIO供电要求请参考《V861系列芯片电源引脚说明》章节。

GPIO使用说明​

  • GPIO分配建议按照标案原理图进行设计，降低软件适配工作量。
  • GPIO分配时，请确保电平相匹配，上拉的电压域必须为此GPIO的电源域，以防外设向SoC漏电情况发生。
  • 具有独立电源引脚的GPIO，可以根据外设需求进行电压的适配调整。
  • 对于未使用的GPIO建议悬空处理。

特殊GPIO引脚说明​

  • GPIO-PC端口/GPIO-PF端口因在启动过程中有初始化启动介质的操作，初始化过程中IO会有高电平脉冲信号，因此不建议PC/PF口的GPIO当做指示灯、喇叭或外设供电使能等功能使用。
  • GPIO-PF端口IO电压可以通过SoC内部控制逻辑切换1.8V/3.3V，但是初始上电状态默认为3.3V，待SoC开机后才可配置切换为1.8V，设计时需要注意。
  • MIPI DPHY CSI RX的IO复用在GPIO-PA端口上，其供电电源为VCC18-MCSI仅支持1.8V，但是PA口的GPIO仍然可以支持3.3V供电使用，即VCC-PA可以接3.3V，并不会影响MIPI CSI的使用。
  • GPIO-PL端口的PL5管脚需要注意初始上电情况下不能为低电平，否则会导致系统启动异常。
信息

设计指南未涉及模块请查阅datasheet，具体应用案里的关键电路若有疑问的请联系全志科技FAE。

PCB设计​

V881MX-XXX-TFBGA317可以采用4层板设计。注意全志科技给的模板设计里的DRAM部分与其他部分的叠层设计有差异，具体请见各叠层参考设计。

4层板整体采用SGPS叠层结构，DRAM部分采用SGSP叠层结构，4层板厚1.6mm叠层设计参考如图5所示：

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V838/V861/V881-QFN88/QFN128叠层设计​

V838/V861/V881-QFN88/QFN128可以采用2层板设计也可采用4层板设计。

  • 2层板厚1.0mm/1.6mm叠层设计参考如图所示：

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  • 4层板厚0.8~1.6mm叠层设计参考如图所示：

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注意

若PCB层数或者叠层结构与全志提供叠层不一致时，需要重新计算各走线是否满足阻抗要求。并联系全志科技FAE进行检查确认。

SoC fanout PCB 设计​

V881MX-XXX封装为TFBGA317，0.5mm ballpitch，0.3mm ballsize，PCB设计时走线需要采用4mil出线，间距4mil，采用4层板fanout即可，4层板Fanout建议如下：

  • 第一圈与第二圈Ball均可以直接从顶层拉出走线(走线线宽4mil，线距4mil)
  • 第三圈到到第六圈的BALL用8/16mil过孔扇出，从Bottom层出线(也可从内层信号层出线)；过孔优先通道式排布，留出尽量多的走线通道。
  • 中间Power和GND的球，用8/16mil过孔从内层覆铜出线，注意留出尽量多的覆铜通道。
  • V881MX-XXX 4层fanout示例如下所示：

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DCXO系统时钟与RTC时钟PCB设计​

DCXO系统时钟和RTC时钟建议Layout采用以下原则：

  • 晶体应与芯片同层、尽量靠近摆放以及远离板边放置，晶体走线总长要求≤300mil，并远离干扰源。
  • 晶体以及时钟信号需要全程包地处理，包地线每隔100-200mil至少添加一个GND过孔，并且必须保证邻层的地参考平面完整。
  • 晶体电路布局时如果与芯片不同层放置，晶体走线及必须全程包地处理，避免被干扰。
  • 时钟走线XIN、XOUT、X32KIN与X32KOUT以及晶体下方投影区域禁止任何走线，避免噪声耦合进入时钟电路。
  • 晶体下方的顶层，可以围绕放置地环。地环通过过孔与相邻的接地层连接，以隔离噪声。
  • 晶体下方的第二层保持完整的地参考平面，避免任何走线分割，有助于隔离噪声。

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RESET信号PCB设计​

RESET信号建议Layout采用以下原则：

  • 在布局阶段，RESET复位信号远离板边缘和金属接插件，以防止因ESD引起的异常而导致系统异常复位。
  • RESET信号的1nF电容应尽量靠近芯片管脚放置，信号需先经过电容，再进入芯片，RESET信号的电容GND管脚必须靠近打一个GND过孔，空间允许建议打两个以上，加强接地。
  • RESET信号应远离DCDC、RF等强干扰信号。若走线比较长的情况下，需要包地处理，包地线每隔300-500mil至少添加一个GND过孔，加强回流。
  • RESET复位按键的ESD器件以及串阻需要靠近按键摆放，信号拓扑为：按键->ESD器件->1K电阻->电容(靠近芯片端/AXP333端)->芯片管脚/AXP333管脚，即使出现ESD干扰，干扰信号也会先从ESD保护器件处衰减。

DRAM模块PCB设计​

全志V881 DRAM模板经过 SIPI 仿真优化或开发板性能验证，DRAM设计请直接移植全志提供的PCB模板，以确保DRAM性能和稳定性。如果条件限制无法完全导入模板，请参照模板说明进行PCB设计。

  • 差分对(CK/CKB、DQSx/DQSBx)控制差分阻抗100R，与其他网络的间距4W(W为走线线宽)
  • 单端线控制阻抗50R，与其他网络的间距≥2W(W为走线线宽)
  • Vref走线与其他网络的间距大于4W，滤波电容尽量靠近管脚放置。
  • 调整好过孔的位置、间距，减少对电源、地平面的破坏，平面断开处用走线连接。
  • 电源滤波电容尽量靠近电源管脚放置。每个电容至少各一个电源过孔和地过孔，电容均匀分布，大小搭配，小电容优先靠近电源管脚。
  • DRAM叠层布局参考设计如下所示：

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SoC电源PCB设计​

SoC电源Layout设计建议采用以下原则：

  • V881 SoC端电源fanout建议按照全志模板设计，VDD-SYS与VCC-DRAM两路大电流电源以铺电源平面实现。
  • VDD-SYS电源布线从PMIC/DCDC源端出来要求铺铜/走线宽度≥40mil，从主干道到每个分支的走线宽度要求不低于20mil。（若由于空间问题不能达成此条件的，需要联系全志科技FAE进行风险评估。）
  • VCC-DRAM电源布线从PMIC/DCDC源端到SOC DRAM电源引脚要求铺铜/走线宽度≥30mil。
  • 在多层板设计中，VDD-SYSFB建议内层走线以及包地处理，需要避开开关时钟、功率电源等模块走线，避免受到干扰。
  • 各路电源电容尽量靠近SoC引脚放置，放置距离要求小于去耦半径。
  • VCC-RTC/AVCC/VCC-PLL等敏感电源电容必须直接放置在SoC BALL底下(BGA封装)/靠近SoC引脚放置(QFN封装)。

AXP333 PMIC PCB设计​

AXP333 PMIC Layout设计建议采用以下原则：

  • 从电源质量考虑AXP333布局尽量靠近V8XX芯片放置；考虑散热设计的情况下，选择适当的位置摆放，不能与V8XX芯片靠的太近也不能离的太远。从PCB走线考虑，摆放方向时尽量优先考虑DCDC1与DCDC2这两路电源到V8XX芯片的走线/铺铜是顺的。
  • 以0.5mm*0.3mm过孔为例，高压电源(≥1.35V)单个过孔推荐过流0.8A，低压电源(≤1V)单个过孔推荐过流0.5A。
  • DCDC输入输出电容电源过孔与GND过孔要匹配，要么二者一样多，要么GND孔比电源孔多，这样才能起到比较好的滤波效果。
  • 电源部分器件的焊盘或过孔建议用铺铜全部覆盖，不建议做“热焊盘”或者十字连接处理。
  • AXP333的EPAD接地焊盘要优先保证有足够多的GND过孔，建议保证大于9个0.5mm*0.3mm的GND过孔，用于降低接地阻抗和加强散热。

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AXP333的DCDC设计：

  • DCDC1的输入引脚为PIN30，DCDC2的输入引脚为PIN27，DCDC3的输入引脚为PIN18，DCDC输入电容尽量靠近这些PIN摆放（如果输入电容放在芯片的背面，需要保证电容的GND端靠近AXP333芯片的EPAD，让输入电容的电源和GND连接环路尽可能小。）
  • DCDC输入引脚走线尽可能短粗，若输入电源需要打孔换层进入到输入引脚的情况下，必须保证每个输入引脚要有≥3个0.5mm*0.3mm过孔。

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  • DCDC1的SW引脚为PIN29，DCDC2的SW引脚为PIN28，DCDC3的SW引脚为PIN19，DCDC输出电感应尽量靠近芯片的SW引脚摆放(不允许出现AXP333芯片与输出电感不同层摆放的情况)。SW的走线尽可能短粗(芯片引脚出线后尽可能快的让面积变大)以提高过流能力以及电源效率。
  • DCDC的输出电容尽可能靠近输出电感摆放(不建议输出电感与输出电容不同层摆放)，每个输出电容的GND端必须保证有≥2个0.5mm*0.3mm过孔。

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  • DCDC1的FB引脚为PIN31、DCDC2的FB引脚为PIN26、DCDC3的FB引脚为PIN20，DCDC的FB走线需要从输出电容后面采样。DCDC1的FB搭配V881MX-XXX型号时，FB走线需要从SoC端进行采样。FB走线需要注意不要与SW走线平行以及不能走在功率电感下方，需要注意避开。针对DCDC1远端采样时，建议全程包地处理，减少干扰，提高采样的准确性。

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AXP333的LDO设计：

  • LDO电源输入引脚为PIN2：ALDOIN(VCC-33)，输入电容尽可能靠近PIN2摆放，尽量保证输入电容与LDO电源输入引脚以及GND的连接环路尽可能小。
  • LDO输出引脚为PIN1：ALDO1、PIN32：ALDO2、PIN4：RTCLDO，输出电容尽可能靠近芯片摆放，尽量保证输出电容与三路LDO以及GND的连接环路尽可能小。
  • LDO输入电容以及输出电容的GND端必须要靠近打一个0.5mm*0.3mmGND过孔，加强接地，增强回流。
  • LDO线宽需确保其电流承载能力满足应用中的最大电流需求。

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AXP333的IR-CUT以及马达驱动设计：

  • IR-CUT与马达驱动的供电源为IRVM，引脚为PIN9，电源输入若需要打孔换层的情况下则需要保证有≥2个0.5mm*0.3mm的过孔，退耦电容尽量靠近PIN9摆放。(如果电容放在芯片的背面，需要保证电容的GND端靠近AXP333芯片的EPAD，让输入电容的电源和GND连接环路尽可能小)。
  • IRVM引脚的TVS防护管需要靠近PIN9放置，确保电源输入路径为：供电电源 ->TVS管 ->耦合电容 -> IRVM PIN。
  • IR-CUT的引脚为PIN7与PIN8，IR-CUT最大限流为800mA，走线宽度建议大于20mil；
  • 马达驱动的引脚为PIN10~PIN17，单路最大限流为800mA，走线宽度建议大于25mil；
  • IR-CUT与马达驱动走线在从芯片引出后应尽快加粗。

分立电源DCDC PCB设计​

在DCDC电源PCB设计时，需要注意：

  • 输入/输出布线路径宽度，换层过孔数量必须满足电源电流大小。
  • 输入电容CIN、输出电容COUT尽量靠近电源芯片摆放，尽量保证输入GND、输出GND与DCDC GND可以在同层连接，减少功率环路面积，有利于减少电源的EMI幅度，提高DCDC环路的稳定性。
  • 电源输入端过孔要放置在输入电容前，先经过输入电容在输入给芯片使用；电源输出端过孔需要放在输出电容后，先经过输出电容在给后级负载供电。
  • GND过孔就近器件管脚放置，输入与输出GND过孔数量要相当，不允许出现输入端电源过孔多于GND过孔以及输出端电源过孔多于GND过孔的情况，电源过孔与GND过孔可以保持一样多或者GND过孔多于电源过孔。
  • 电感下方不要走线，引脚之间挖空，不要使用大面积的铜皮，电感两个贴片引脚不要靠太近，避免寄生电容将开关噪声引至输出电容。
  • 电感SW节点走线根据最大输出电流评估走线粗细，或者使用铺铜方式可以改善散热。如果用了半屏蔽/非屏蔽电感，输出电容要离远一些。
  • 若使用非屏蔽电感的情况下电感下方的顶层GND铺铜要挖空，若使用全屏蔽电感则不需要。
  • 芯片底部有大面积裸露引脚的情况下，焊盘上要引入散热过孔分布，建议用0.3mm过孔，内孔用12mil外孔24mil。
  • 反馈环路，反馈线不能走肖特基二极管、电感、大电容下面，不要被大电流环路包围，必要时可在取样电阻(上端电阻)并100pF-10nF的电容，改善环路的动态响应、环路稳定性以及输出纹波抑制能力。
  • 反馈电阻与前馈电容摆放位置要远离大功率部分环路，避免功率环路的开关噪声引入。

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SPIF Flash PCB设计​

SPIF Flash建议Layout采用以下原则：

  • SPIF Flash走线基本要求如表所示：
参数要求
走线阻抗单端50R±10%
走线长度≤4000mil
SPIF信号线之间间距≥2W(2倍SPIF走线线宽)
SPIF与其他信号线间距＞3W(3倍SPIF走线线宽)
时钟信号与数据信号之间的等长≤200mil
SPIF信号走线所允许过孔数量建议不超过3个
  • SPIF-CLK信号串接电阻靠近芯片摆放，串阻与芯片连接走线距离≤300mil。
  • SPIF-CLK信号建议做包地处理，包地线每隔100-200mil至少添加一个GND过孔，若无空间包地情况下，则SPIF-CLK信号与其他信号线间距要≥3倍SPIF走线线宽。
  • 信号走线尽量避开高频信号，避免信号走线穿越电源分割区域，在多层板设计时需保持信号参考平面完整。
  • 信号走线无论打孔换层前后，都建议以GND平面为参考，并在信号打孔附近增加回流地过孔，改善信号回流路径，提高信号质量。
  • 信号的线长要以SPIF-CLK信号基准，误差控制在±200mil以内。
  • 建议SPIF Flash封装的EPAD焊盘均匀打上GND过孔，增强接地与散热。

eMMC PCB设计​

eMMC建议Layout采用以下原则：

  • eMMC走线基本要求如表所示：
参数要求
走线阻抗单端50R±10%
走线长度≤3000mil
eMMC信号线之间间距≥2W(2倍EMMC走线线宽)
eMMC与其他信号线间距＞3W(3倍EMMC走线线宽)
时钟信号与数据信号之间的等长≤100mil
eMMC信号走线所允许过孔数量建议不超过2个
  • eMMC应靠近芯片摆放，耦合电容均靠近eMMC电源管脚摆放。
  • eMMC-CLK信号串接电阻靠近芯片摆放，串阻与芯片连接走线距离≤300mil。
  • DS信号串接电阻靠近eMMC端摆放，串阻与eMMC连接走线距离≤300mil。
  • eMMC的CLK信号与DS信号需要做包地处理，包地线每隔100-200mil至少添加一个GND过孔，若无空间包地情况下，则CLK与DS信号与其他信号线间距要≥3倍eMMC走线线宽。
  • 信号的线长要以eMMC-CLK信号为基准，误差控制在±100mil以内。
  • 信号走线无论打孔换层前后，都建议以GND平面为参考，并在信号打孔附近增加回流地过孔，改善信号回流路径，提高信号质量。
  • 信号走线尽量避开高频信号，务必保证走线参考平面完整。
  • eMMC NC/RFU等保留引脚都悬空，不可为了走线方便将这些信号与电源、地、或其他eMMC信号连接在一起。
  • 建议eMMC封装的每个地焊盘各打1个地过孔，加强回流。

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SD CARD PCB设计​

SD CARD 建议Layout采用以下原则：

  • SD CARD走线基本要求如表所示：
参数要求
走线阻抗单端50R±10%
走线长度≤5000mil
SDCARD信号线之间间距≥2W(2倍SDC0走线线宽)
SDCARD与其他信号线间距＞3W(3倍SDC0走线线宽)
时钟信号与数据信号之间的等长≤500mil
SDCARD信号走线所允许过孔数量建议不超过3个
  • SDC-CLK串接电阻靠近芯片摆放，串阻与芯片连接走线距离≤300mil。
  • ESD器件靠近卡座放置，卡座管脚走线先经过ESD器件，再连其它器件。
  • SD CARD信号以及电源上的ESD器件的每个地焊盘要靠近打一个地通孔。
  • SD CARD卡座端电源耦合电容均靠近卡座摆放，VCC-CARD走线宽度建议大于15mil。
  • SDC0-CLK信号需要做包地处理，包地线每隔100-200mil至少添加一个GND过孔，若无空间包地情况下，则SDC0-CLK信号与其他信号线间距要≥3倍SDC0走线线宽。
  • 信号的线长要以SDC0-CLK信号为基准，误差控制在±500mil以内。
  • 信号走线无论打孔换层前后，都建议以GND平面为参考，并在信号打孔附近增加回流地过孔，改善信号回流路径，提高信号质量。
  • 信号走线尽量避开高频信号，务必保证走线参考平面完整。
  • 为了降低ESD器件以及串阻等表贴器件的焊盘造成阻抗突变的影响，建议在表贴焊盘正下方按焊盘大小挖去一层参考层。

SDIO接口PCB设计​

SDIO WIFI 建议Layout采用以下原则：

  • SDIO走线基本要求如表所示：
参数要求
走线阻抗单端50R±10%
走线长度≤5000mil
SDIO信号线之间间距≥2W(大于2倍SDIO信号走线线宽)
SDIO与其他信号线间距＞3W(大于3倍SDIO信号走线线宽)
时钟信号与数据信号之间的等长≤500mil
SDIO信号走线所允许过孔数量建议不超过3个
  • SDIO-CLK串接电阻与并接电容靠近芯片摆放，串阻与芯片连接走线距离≤300mil。
  • SDIO-CLK信号需要做包地处理，包地线每隔100-200mil至少添加一个GND过孔，若无空间包地情况下，则SDC0-CLK信号与其他信号线间距要≥3倍SDIO信号走线线宽。
  • 信号的线长要以SDIO-CLK信号为基准，误差控制在±500mil以内。
  • 信号走线无论打孔换层前后，都建议以GND平面为参考，并在信号打孔附近增加回流地过孔，改善信号回流路径，提高信号质量。
  • 信号走线尽量避开高频信号，务必保证走线参考平面完整。

USB2.0 PCB设计​

USB2.0接口Layout建议采用以下原则：

  • D+/D-信号串接电阻以及ESD器件要靠近USB座子摆放。
  • USB2.0基本布线要求如表所示：
参数要求
走线阻抗差分90R±10%
走线长度≤6000mil
D+与D-走线长度偏差±5mil
各信号所允许过孔数量建议不超过2个
  • 差分信号组内走线长度偏差控制在±5mil以内，差分阻抗控制在90Ω+/-10%。
  • 差分信号走线必须以GND为参考，并保持参考平面完整。
  • 若USB2.0信号需要外接插座时，走线长度不得大于4inch，过孔数量不超过两个；若USB2.0信号需要做板级级联时，走线长度不得大于6inch，过孔数量不超过两个；
  • USB2.0差分信号打孔换层时，需要在过孔附近放置GND过孔，从而保证更好的信号质量。
  • 避免邻近信号的干扰，USB2.0差分信号需要与其他信号的间距大于20mil。若有空间的情况下，建议USB2.0差分信号走线两边包地，包地线每隔100-200mil至少添加一个GND过孔，包地线距离需要离差分信号线20mil以上，避免包地线过近引起共面波导结构导致信号走线阻抗显著变化。
  • 为了更好的EMI屏蔽效果，USB2.0的走线建议走内层。
  • 建议USB信号上ESD器件的每个地焊盘要靠近打一个地通孔。
  • 为了降低ESD器件以及串阻等表贴器件的焊盘造成阻抗突变的影响，建议在表贴焊盘正下方按焊盘大小挖去一层参考层。

MIPI DPHY CSI PCB设计​

MIPI CSI接口Layout设计建议采用以下原则：

  • MIPI CSI基本布线要求如表所示：
参数要求
走线阻抗差分100R±10%
走线长度≤6000mil
差分对间间距≥4W(4倍MIPICSI走线宽度)
与其他信号间距＞4W(4倍MIPICSI走线宽度)
差分对内等长＜5mil
差分对间等长≤300mil
  • 信号走线无论打孔换层前后，都建议以GND平面为参考，并在信号打孔附近增加回流地过孔，改善信号回流路径，提高信号质量。
  • 信号的线长要以MIPI-CLK信号为基准，误差控制在±200mil以内。
  • 信号走线尽量避开高频信号，务必保证走线参考平面完整。

BT1120 PCB设计​

BT1120接口建议Layout采用以下原则：

  • BT1120基本布线要求如表所示：
参数要求
走线阻抗单端50R±10%
走线长度≤4000mil
BT1120信号线之间间距≥2W(2倍BT1120走线宽度)
与其他信号间距＞3W(3倍BT1120走线宽度)
时钟信号与数据信号之间的等长≤100mil
信号走线所允许过孔数量建议不超过3个
  • MCLK信号串接电阻靠近芯片摆放，串阻与芯片连接走线距离≤300mil。
  • PCLK信号串接电阻靠近外设摆放，串阻与外设连接走线距离≤300mil。
  • DATA信号串接电阻靠近外设摆放，串阻与外设连接走线距离≤500mil。
  • 信号走线无论打孔换层前后，都建议以GND平面为参考，并在信号打孔附近增加回流地过孔，改善信号回流路径，提高信号质量。
  • 信号走线尽量避开高频信号，务必保证走线参考平面完整。
  • 线长要以BT1120-PCLK信号为基准，误差控制在±100mil。

BT656 PCB设计​

BT656接口建议Layout采用以下原则：

  • BT656基本布线要求如表所示：
参数要求
走线阻抗单端50R±10%
走线长度≤4000mil
BT656信号线之间间距≥2W(2倍BT656走线宽度)
与其他信号间距＞3W(3倍BT656走线宽度)
时钟信号与数据信号之间的等长≤100mil
信号走线所允许过孔数量建议不超过3个
  • MCLK信号串接电阻靠近芯片摆放，串阻与芯片连接走线距离≤300mil。
  • PCLK信号串接电阻靠近外设摆放，串阻与外设连接走线距离≤300mil。
  • DATA信号串接电阻靠近外设摆放，串阻与外设连接走线距离≤500mil。
  • 信号走线无论打孔换层前后，都建议以GND平面为参考，并在信号打孔附近增加回流地过孔，改善信号回流路径，提高信号质量。
  • 信号走线尽量避开高频信号，务必保证走线参考平面完整。
  • 线长要以BT656-PCLK信号为基准，误差控制在±100mil。
备注

V881数字并口DVP与BT656布线要求一致，DVP布线要求请参考BT656。

LCD TCON接口PCB设计​

LCD TCON接口建议Layout采用以下原则：

  • LCDTCON基本布线要求如表所示：
参数要求
走线阻抗单端50R±10%
走线长度≤5000mil
LCDTCON信号线之间间距≥2W(2倍LCDTCON走线宽度)
与其他信号间距＞3W(3倍LCDTCON走线宽度)
时钟信号与数据信号之间的等长≤300mil
信号走线所允许过孔数量建议不超过3个
  • LCD-CLK信号串接电阻靠近芯片摆放，串阻与芯片连接走线距离≤300mil。
  • DATA信号串接电阻靠近芯片摆放，串阻与芯片连接走线距离≤500mil。
  • 信号走线无论打孔换层前后，都建议以GND平面为参考，并在信号打孔附近增加回流地过孔，改善信号回流路径，提高信号质量。
  • 信号走线尽量避开高频信号，务必保证走线参考平面完整。
  • 线长要以LCD-CLK信号为基准，误差控制在±300mil。
  • 建议LCD TCON信号上ESD器件的每个地焊盘要靠近打一个地通孔。
  • 为了降低ESD器件以及串阻等表贴器件的焊盘造成阻抗突变的影响，建议在表贴焊盘正下方按焊盘大小挖去一层参考层。

GMAC接口PCB设计​

RMII接口PCB设计​

RMII接口建议Layout采用以下原则：

  • RMII基本布线要求如表所示：
参数要求
走线阻抗单端50R±10%
走线长度≤5000mil
RMII信号线之间间距≥2W(2倍RMII走线宽度)
与其他信号间距＞3W(3倍RMII走线宽度)
时钟信号与数据信号之间的等长≤300mil
信号走线所允许过孔数量建议不超过3个
  • RMII-TXCK信号串接电阻靠近芯片摆放，串阻与芯片连接走线距离≤300mil。
  • RMII-RXD[1:0]、RMII-CRS-DV、RMII-RXER信号串接电阻靠近EPHY摆放，串阻与EPHY连接走线距离≤300mil。
  • RMII-TXD[1:0]、RMII-TXCK、RMII-TXEN、RMII-MDC、RMII-EPHY-25/50M信号串接电阻靠近芯片摆放，串阻与芯片连接走线距离≤300mil。
  • 信号走线无论打孔换层前后，都建议以GND平面为参考，并在信号打孔附近增加回流地过孔，改善信号回流路径，提高信号质量。
  • 信号走线尽量避开高频信号，务必保证走线参考平面完整。
  • RMII-TXCK信号与RMII-EPHY-25/50M信号需要做包地处理，包地线每隔100-200mil至少添加一个GND过孔，若无空间包地情况下，则RMII-TXCK信号与RMII-EPHY-25/50M信号与其他信号线间距要≥3倍RMII走线线宽。
  • 信号的线长要以RMII-TXCK信号为基准，误差控制在±300mil以内。

MDI接口PCB设计​

MDI接口建议Layout采用以下原则：

  • MDI接口电路基本布线要求如表所示：
参数要求
走线阻抗差分100R±10%
走线长度≤5000mil
差分对间间距≥4W(4倍MDI走线宽度)
与其他信号间距＞4W(4倍MDI走线宽度)
差分对间等长＜300mil
差分对内等长＜10mil
信号走线所允许过孔数量建议不超过2个
  • 变压器与RJ45之间的走线距离小于1000mil，并控制差分阻抗100R±10%。
  • 在RJ45座子和变压器初级端，每一层PCB均需要设计禁止铺铜规则，Bob Smith电路浪涌防护管靠近电阻和高压电容放置。
  • 变压器中心抽头走线尽可能的粗且短，降低阻抗。
  • 信号走线无论打孔换层前后，都建议以GND平面为参考，并在信号打孔附近增加回流地过孔，改善信号回流路径，提高信号质量。
  • 信号走线不能跨接强干扰模块。
  • 信号走线尽量避开高频信号，务必保证走线参考平面完整。

音频接口PCB设计​

SoC端音频部分建议Layout采用以下原则：

参数要求
AVCC/VRA1/AGND线宽≥10mil
AVCC/VRA1/AGND阻容走线到SoC线长≤300mil
AGND与GND平面连接过孔≥2个
AGND覆铜宽度≥80mil
MICINx/LINEOUTP走线宽度≥4mil
MICINx/LINEOUTP走线长度建议≤2000mil
  • AVCC/VRA1/AGND接地电容、电阻依次靠近芯片摆放。
  • AVCC和其他电源合并时，layout注意和其他合并的电源采用分支走线，减小其他电源对AVCC的干扰。
  • AGND需有一片覆铜，覆铜宽度≥80mil，AGND接地电阻连接到GND平面的过孔≥2个。

MIC建议Layout采用以下原则：

  • MIC外围器件位置按照原理图要求摆放。
  • MICINx走线包地，包地线每隔100-200mil至少添加一个GND过孔。
  • MIC走线及摆放位置远离(>=200mil)RF、PA、开关电源。
  • MBIAS线宽≥10mil，包地走线，包地线每隔100-200mil至少添加一个GND过孔。
  • ESD器件必须靠近MIC摆放，从MIC引出来的走线必须先经过ESD器件，在连接其他器件。
  • LINEOUTP包地走线，走线及过孔远离高速信号及时钟信号，包地线每隔100-200mil至少添加一个GND过孔。
  • 信号走线无论打孔换层前后，都建议以GND平面为参考，并在信号打孔附近增加回流地过孔，改善信号回流路径，提高信号质量。

WIFI/BT模组PCB设计​

WIFI/BT模组建议Layout采用以下原则：

  • 模组尽量靠近天线或天线接口。远离电源、DDR、LCD电路、摄像头、马达、SPEAKER等易产生干扰的模块。
  • SDIO走线要求请参考《SDIO接口PCB设计》小节
  • 天线馈线控制50R，为了增大线宽减少损耗，通常馈线相邻层挖空，隔层参考参考平面需要是完整地，同层地距离天线馈线距离保持一致，两边多打地过孔，地过孔需要回到芯片EPAD。

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  • 射频线需要圆滑不要换层，并进行包地处理，两边均匀的打地过孔，射频线需要远离时钟线的干扰。
  • 合理布局天线馈线的匹配电容电阻，使馈线平滑，最短，无分支，无过孔，少拐角。
  • 如使用PCB走线作天线，请确保天线走线附近区域完全净空，净空区大于50mm²，天线本体至少距周围的金属1cm以上。

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LCD触摸屏设计​

在LCD触摸屏设计中，需要注意：

  • LCD背光升压驱动IC的FB端限流电阻请靠近屏幕的座子摆放。
  • 注意背光升压拓扑输入输出回路，保证电源的输入输出回路最短。
  • LCD信号走线设计要求请参考《LCD TCON接口PCB设计》小节。

Camera摄像头PCB设计​

在Camera摄像头PCB设计中，需要注意：

  • 摄像头通过连接器与板级互连时：MIPI差分信号经过连接器时，相邻差分信号对之间必须使用GND管脚进行隔离。
  • Camera的电源AVDD/IOVDD/DVDD去耦电容需要靠近连接座摆放。
  • Camera的布局时需要远离大功率辐射器件以及发热器件，如WIFI模组的天线以及SoC芯片。
  • MIPI差分信号设计要求请参考《MIPI DPHY CSI PCB设计》小节。

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EMC 设计​

产品ESD测试经常遇到LCD花屏、卡机、TP触摸失灵、系统崩溃等问题。产品的ESD问题与结构工艺设计、电子系统设计、软件设计、元器件选型等密切相关。如果产品对ESD性能要求较高，为了减少产品开发周期，产品设计之初要考虑到ESD设计。主要从原理图设计、PCB设计、结构工艺、软件几个维度上提前做好设计。

原理图ESD设计​

原理图ESD设计建议参考如下：

  • 系统挂死与IO的抗ESD能力有关，提高各接口输入PIN的ESD能力有助于提高系统ESD。
  • 如USB-ID/CARD-DET等检测PIN，将其到SoC端串接电阻有利于提高ESD性能。
  • 各接口均要根据接口类型在电源和信号上预留合适的ESD保护器件。
  • GPADC 使用按键或者光敏检测时，到SoC端要串接K级电阻，提高ESD性能。
  • MIC输入到SoC之间建议预留串接5.1R电阻，并在MIC座子端预留ESD器件，提高ESD性能。
  • 对于摄像头、显示屏、TP触摸屏上的reset信号，需在模组上靠近芯片管脚的位置增加1~100nF电容接地。
  • 关键敏感电源采用LC/RC滤波设计，如PA电源端串1R电阻提高喇叭IC的ESD性能。
  • 部分与外部直连或者裸露的接口，如speaker、MIC、USB、TF、按键等，必须加上合适的ESD器件。
  • 部分电路增加独立电源开关支持软件复位，如加上Card 供电开关可以执行软件复位Card操作。

PCB ESD设计​

PCB ESD设计建议参考如下：

  • PCB层叠设计必须保证不少于1L完整的GND平面，所有的ESD泄放路径直接通过过孔连接到这个完整的GND平面；其他层尽可能多的铺GND。
  • POWER平面要比GND平面内缩不少于3H（H指POWER平面相对GND平面的高度）。
  • 在PCB四周增加地保护环；DDR线束四周建议用GND保护。
  • 关键信号（GPADC/NMI/Clock等）与板边距离不小于5mm，同时必须与走线层的板边GND铜皮距离不小于10mils。
  • CPU/DRAM/晶振等ESD敏感的关键器件，离外部金属接口的距离不小于20mm，如果小于20mm，建议预留金属屏蔽罩，并且距离其他板边不小于5mm。
  • 关键信号（GPADC/NMI/Clock等）尽量避免与外部接口信号（USB/SD等）或经过IO附近的走线相邻并行走线；如果不可避免，相邻并行的走线长度不超过100mils；IO保护地下方尽量不要走线，在必须走线的情况下建议走内层。
  • 无论外部接口信号还是内部信号，走线避免多余的桩线。
  • 必须保证外部连接器（USB/SD）金属外壳接地良好，在板边直接通过过孔连接GND平面，每个GND焊盘与GND平面之间的连接过孔不少于3个。
  • 对于部分ESD整改难度较大的IO，可将IO GND独立出来，与主GND用磁珠连接以防止静电能量进入主GND（需在信号质量可接受的范围内）。
  • 外部接口信号（USB/SD/HP）必须连接外部ESD器件，进行ESD保护。如下图所示，外部接口信号ESD器件放置位置尽可能靠近外部连接器，与连接器间避免过孔；ESD器件接地端直接通过过孔连接到GND平面，而且过孔数量不少于3个；从外部接口进来，必须最先看到ESD器件；ESD器件的信号端与外部信号端必须尽可能短，尽可能宽，建议直接搭接在信号走线上。

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软件ESD措施​

软件ESD措施如下：

  • 把不用的IO口设置为低电平。
  • 加看门狗，对保护的目标状态位进行检测。
  • 出现LCD花屏、卡顿、卡死等异常现象时，如果在硬件整改无效的情况下，可以考虑增加LCD软复位的策略。
  • 出现TP失灵，不能恢复正常时，在硬件整改无效的情况下，可以考虑增加TP软复位的策略。
  • 出现Card 读写失败时，执行Card掉电上电进入录像操作。

结构ESD措施​

结构ESD措施如下：

  • 整机结构、装配工艺设计时，可通过加大PCBA的GND平面与外部金属平面的有效接触面积，如LCD金属保护壳，增加ESD的泄放平面，提升ESD水平。
  • 如果整机有接口副板设计，通过FPC排线与主板连接，建议将接口ESD器件摆放在副板上，并将副板与LCD金属平面通过导电棉有效连接在一起，使其就近下地，降低ESD流入主板干扰到SoC系统工作。
  • 建议在PCB板双面四周均匀留出多个不小于25mm2的GND裸露铜皮（此铜皮直接通过过孔与GND平面相连），并通过导电棉与金属平面相连接。
  • 塑胶内层喷导电漆，并将其与GND平面有效连接，达到屏蔽的效果。
  • 如果LCD的FPC排线过长易受干扰，可以将FPC排线贴导电布屏蔽，或者采用屏蔽的FPC排线。
  • LCD在ESD测试异常时，可能是LCD的TCOM板电路受到干扰导致，可以考虑将其贴导电布屏蔽。
  • 整机在结构工艺设计时，尽量将LCD、TP等ESD敏感部件远离裸露在外面的金属接口，降低ESD干扰风险。
  • 把端口的地与金属壳相连接而加大ESD的泄放空间。
  • 如果结构允许，建议增加屏蔽罩，对关键电路进行屏蔽，同时必须保证屏蔽罩的各边良好接地；（避免屏蔽罩电荷积累，对内部信号放电）。
  • 整机装配时，需确保PCBA与LCD平面有效的接触，增加ESD泄放路径。
  • 在SD card和显示屏之间增加导电棉，增强抗静电水平。